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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 381/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-13
Address Bus Tenure
Transfer Attribute Signals,” describes the encodings for the address transfer attribute
signals.
9.3.2.2.1
Snooping logic should fully decode the transfer type input signals if the core_gbl_in signal
is asserted. Slave devices can sometimes use the individual transfer type signals without
fully decoding the group. For a complete description of the encoding for the transfer type
signals, refer to Table 8-5 and Table 8-6.
Transfer Type (core_tt_in[0:4], core_tt_out[0:4]) Signals
9.3.2.2.2
Transfer Size (core_tsiz[0:2]) Signals
The transfer size signals (core_tsiz[0:2]) indicate the size of the requested data transfer as
shown in Table 9-2. These signals may be used along with core_tbst_out and
core_a_out[29:31] to determine which portion of the data bus contains valid data for a write
transaction or which portion of the bus should contain valid data for a read transaction. Note
that for a burst transaction (as indicated by the assertion of core_tbst_out), core_tsiz[0:2]
are always set to 0b010. Therefore, if core_tbst_out is asserted, the memory system should
transfer a total of 8 words (32 bytes), regardless of the core_tsiz[0:2] encoding.
The basic coherency size of the bus is defined to be 32 bytes (corresponding to one cache
line). Data transfers that cross an aligned, 32-byte boundary either must present a new
address onto the bus at that boundary (for coherency consideration) or must operate as
noncoherent data with respect to the core. The core never generates a bus transaction with
a transfer size of 5, 6, or 7 bytes.
Table 9-2. Transfer Size Signal Encodings
core_tbst_out
core_tsiz[0:2]
Transfer
Size
32-Bit
Bus Mode
64-Bit
Bus Mode
core_tsiz0 core_tsiz1 core_tsiz2
Asserted
0
1
0
8-word burst
8 beats
4 beats
Negated
0
0
0
8 bytes
2 beats
1 beat
Negated
0
0
1
1 byte
1 beat
1 beat
Negated
0
1
0
2 bytes
1 beat
1 beat
Negated
0
1
1
3 bytes
1 beat
1 beat
Negated
1
0
0
4 bytes
1 beat
1 beat
Negated
1
0
1
5 bytes (N/A)
N/A
N/A
Negated
1
1
0
6 bytes (N/A)
N/A
N/A
Negated
1
1
1
7 bytes (N/A)
N/A
N/A
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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