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參數(shù)資料
| 型號(hào)： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊(cè) |
| 文件頁(yè)數(shù)： | 22/506頁(yè) |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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xxii
G2 PowerPC Core Reference Manual
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MOTOROLA
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Address Translation Types............................................................................................6-9
General Flow of Address Translation (Real Addressing Mode and Block)...............6-12
General Flow of Page and Direct-Store Interface Address Translation......................6-13
Segment Register and TLB Organization...................................................................6-26
Page Address Translation Flow for 32-Bit Implementations—TLB Hit....................6-28
Primary Page Table Search—Conceptual Flow..........................................................6-30
Secondary Page Table Search Flow—Conceptual Flow ............................................6-31
DMISS and IMISS Registers......................................................................................6-34
DCMP and ICMP Registers........................................................................................6-34
HASH1 and HASH2 Registers...................................................................................6-35
Required Physical Address (RPA) Register................................................................6-36
Flow for Example Software Table Search Operation.................................................6-38
Check and Set R and C Bit Flow................................................................................6-39
Page Fault Setup Flow................................................................................................6-40
Setup for Protection Violation Exceptions..................................................................6-41
Pipelined Execution Unit..............................................................................................7-4
Instruction Flow Diagram.............................................................................................7-5
G2 Core Processor Pipeline Stages...............................................................................7-7
Instruction Timing—Cache Hit .................................................................................. 7-11
Instruction Timing—Cache Miss................................................................................7-14
Branch Instruction Timing..........................................................................................7-20
Functional Signal Groups .............................................................................................8-3
Logic Diagram for Bidirectional Signals......................................................................8-5
Detailed Signal Groups...............................................................................................8-10
IEEE 1149.1-Compliant Boundary Scan Interface.....................................................8-48
G2 Core Block Diagram...............................................................................................9-3
Overlapping Tenures on the Bus for a Single-Beat Transfer........................................9-5
Address Bus Arbitration .............................................................................................9-10
Address Bus Arbitration Showing Bus Parking ......................................................... 9-11
Address Bus Transfer..................................................................................................9-12
Snooped Address Cycle with core_artry_out .............................................................9-21
Data Bus Arbitration...................................................................................................9-22
Normal Single-Beat Read Termination.......................................................................9-25
Normal Single-Beat Write Termination......................................................................9-26
Normal Burst Transaction...........................................................................................9-26
Termination with DRTRY...........................................................................................9-27
Read Burst with core_ta Wait States and core_drtry ..................................................9-28
MEI Cache Coherency Protocol—State Diagram (WIM = 001)................................9-30
Fastest Single-Beat Reads...........................................................................................9-31
Fastest Single-Beat Writes..........................................................................................9-32
Single-Beat Reads Showing Data-Delay Controls .....................................................9-33
F
Freescale Semiconductor, Inc.
n
.
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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