參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 411/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 9. Core Interface Operation
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9-43
Using core_dbwo (Data Bus Write Only)
(core_tap_en) controller, which in turn is controlled by the core_tms input sequence. The
scan data is latched in at the rising edge of core_tck.
Test reset (core_trst) is a JTAG optional signal used to reset the TAP controller
asynchronously. The core_trst signal assures that the JTAG logic does not interfere with the
normal operation of the chip, and can be asserted coincident with the assertion of the
core_hreset signal.
The G2_LE core implements the JTAG/COP in the same manner as does the G2 core
implementation with the exception of the introduction of the 33-bit Run_N counter register
in which the most-significant 32 bits form a 32-bit counter. The function of the
least-significant bit remains unchanged. The Run_N counter is used by the COP to control
the number of processor cycles that the processor runs before halting.
9.10 Using core_dbwo (Data Bus Write Only)
The G2 core supports split-transaction pipelined transactions. It supports a limited
out-of-order capability for its own pipelined transactions through the core_dbwo signal.
When recognized on the clock of a qualified core_dbg, the assertion of core_dbwo directs
the core to perform the next pending data write tenure (if any), even if a pending read tenure
would have normally been performed because of address pipelining. The core_dbwo signal
does not reorder write tenures with respect to other write tenures from the same core. It only
allows that a write tenure be performed ahead of a pending read tenure from the same core.
In general, an address tenure on the bus is followed strictly in order by its associated data
tenure. Transactions pipelined by the core complete strictly in order. However, the core can
run bus transactions out of order only when the external system allows the core to perform
a cache-line-snoop-push-out operation (or other write transaction, if pending in the core
write queues) between the address and data tenures of a read operation through the use of
core_dbwo. This effectively envelops the write operation within the read operation.
Figure 9-22 shows how core_dbwo is used to perform an enveloped write transaction.
Table 9-11. IEEE Interface Pin Descriptions
Signal Name
Input/Output
Weak Pullup
Provided
IEEE 1149.1 Function
core_tdi
Input
Yes
Serial scan input signal
core_tdo
Output
No
Serial scan output signal
core_tms
Input
Yes
TAP controller mode signal
core_tck
Input
Yes
Scan clock
core_trst
Input
Yes
TAP controller reset
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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