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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 268/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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6-36
G2 PowerPC Core Reference Manual
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MOTOROLA
Page Table Search Operation
Figure 6-14. Required Physical Address (RPA) Register
Table 6-13 describes the bit settings of the RPA register.
6.5.2.2
Software Table Search Operation
When a TLB miss occurs, the instruction or data MMU loads IMISS or DMISS, with the
effective address of the access. The processor completes all instructions ahead of the
instruction that caused the exception, status information is saved in SRR1, and one of the
three TLB miss exceptions is taken. In addition, the processor loads ICMP or DCMP with
the value to be compared with the first word of PTEs in the tables in memory.
The software should then access the first PTE at the address pointed to by HASH1. The first
word of the PTE should be loaded and compared to the contents of DCMP or ICMP. If there
is a match, the required PTE has been found and the second word of the PTE is loaded from
memory into RPA. Then the
tlbli
or
tlbld
instruction is executed, which loads the contents
of ICMP or DCMP and RPA into the selected TLB entry. The TLB entry is selected by the
effective address of the access and SRR1[WAY].
If the comparison does not match, the PTEG address is incremented to point to the next PTE
in the table, and the above sequence is repeated. If none of the eight PTEs in the primary
PTEG matches, the sequence is then repeated using the secondary PTEG (at the address
contained in HASH2).
If the PTE is also not found in the eight entries of the secondary page table, a page fault
condition exists and a page fault exception must be synthesized. Thus, the appropriate bits
must be set in SRR1 (or DSISR) and the TLB miss handler must branch to either the ISI or
DSI exception handler, which handles the page fault condition.
Table 6-13. RPA Bit Settings
Bits
Name
Description
0–19
RPN
Physical page number from PTE
20–22
—
Reserved
23
R
Referenced bit from PTE
24
C
Changed bit from PTE
25–28
WIMG
Memory/cache access attribute bits
29
—
Reserved
30–31
PP
Page protection bits from PTE
Reserved
RPN
R
C
WIMG
PP
0
19 20
22
23 24 25
28 29 30 31
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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