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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 314/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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8-2
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Groupings
Data arbitration signals—The G2 core uses these signals to arbitrate for data bus
mastership of the 60x data bus.
Data transfer signals—These signals, consisting of the data bus, data parity, and data
parity error signals, are used to transfer the data and to ensure the integrity of the
transfer.
Data transfer termination signals—Data termination signals are required after each
data beat in a data transfer. In a single-beat transaction, the data termination signals
also indicate the end of the tenure. In burst accesses, the data termination signals
apply to individual beats and indicate the end of the tenure only after the final data
beat. They also indicate whether a condition exists that requires the data phase to be
repeated.
Output enable signals—These output signals indicate that the corresponding outputs
of the G2 core are driving, provided the corresponding high-impedance control
signal is also asserted.
High-impedance control signals—These input signals (static) enable the operation
of the output-enable signals.
Input enable signals—When these input signals are asserted, it indicates that they
expect to receive valid data into the core.
In addition, there are many other signals on the G2 core that control and affect other aspects
of the device, aside from the bus protocol. They are as follows:
System status signals—These signals include the external interrupt signal, the
critical interrupt signal (G2_LE only), checkstop signals, and both soft- and
hard-reset signals. These signals are used to interrupt and, under various conditions,
to reset the core.
Reset configuration signals—These signals are sampled while core_hreset is
asserted and they control certain modes of operation.
JTAG/COP interface signals—The JTAG (IEEE 1149.1) interface and common
on-chip processor (COP) unit provides a serial interface to the system for
performing monitoring and boundary tests.
Processor status—These signals include the memory reservation signal, machine
quiesce control signals, time base enable signal, and core_tlbisync signal.
Debug control—These signals are implemented to control debug features of the
PowerPC architecture with respect to the G2 and G2_LE cores.
Clock signals—These signals provide for system clock input and frequency control.
Test interface signals—Signals like address matching, combinational matching, and
watchpoint are used in the G2_LE for production testing.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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