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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 327/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 8. Signal Descriptions
8-15
Signal Descriptions
8.3.2.1.2
Transfer Start Out (core_ts_out)
Following are the state meaning and timing comments for core_ts_out.
State Meaning
Asserted—Indicates that the core has begun a memory bus
transaction and that the address bus and transfer attribute signals are
valid. When asserted with the appropriate core_tt[0:4] signals, it is
also an implied data bus request for a memory transaction (unless it
is an address-only operation).
Negated—Indicates that no bus transaction is occurring during
normal operation.
Timing Comments
Assertion—Coincides with the assertion of core_abb_out.
Negation—Occurs one bus clock cycle after core_ts_out is asserted.
High Impedance—Coincides with the negation of core_abb_out.
8.3.3
Address Transfer Signals
The address transfer signals are used to transmit the address and to generate and monitor
parity for the 60x address bus transfer. For a detailed description of how these signals
interact, refer to Section 9.3.2, “Address Transfer.”
8.3.3.1
Address Bus
The G2 core address bus consists of 32 input and 32 output signals along with output enable
and high-impedance enable signals.
8.3.3.1.1
Address Bus In (core_a_in[0:31])
Following are the state meaning and timing comments for core_a_in[0:31].
State Meaning
Asserted/Negated—Represents the physical address of a snoop
operation.
Timing Comments
Assertion/Negation—Must occur on the same bus clock cycle as the
assertion of core_ts_in; is sampled by the core only on this cycle.
8.3.3.1.2
Address Bus Out (core_a_out[0:31])
The core also implements address bus output enable and address bus high-impedance
enable signals. core_a_out[0:31] act as follows:
If core_a_tre is asserted, the outputs are in one of the following three states—high
impedance, driven high, or driven low.
If core_a_tre is negated, the outputs are either driven to the high or low state. In this
case, valid values on core_a_out[0:31] exist when core_a_oe is asserted.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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