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參數資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數： | 57/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 1. Overview
1-15
PowerPC Architecture Implementation
1.1.8.3
IEEE 1149.1 (JTAG)/COP Test Interface
The core provides IEEE 1149.1 and COP functions for facilitating board testing and chip
debugging. The IEEE 1149.1 test interface provides a means for boundary-scan testing the
core and the attached system logic. The COP function shares the IEEE 1149.1 test port,
providing a means for executing test routines, and facilitating chip and software debugging.
The G2_LE core has four additional debug interface signals and three additional breakpoint
registers (one instruction and two data breakpoint registers) for debugging purposes. These
features expand the functionality of breakpoints and watchpoints. The new breakpoint
registers are accessible as SPRs. See Section 1.3.8, “Debug Features (G2_LE Only),” for
more information.
There are two additional signals, core_tap_en and core_tlmsel, which allow multiple JTAG
blocks. See Section 8.3.12.6, “TLM TAP Enable (core_tap_en)—Input,” and
Section 8.3.12.7, “Test Linking Module Select (core_tlmsel)—Output,” for more
information.
1.1.8.4
Clock Multiplier
The internal clocking of the G2 core is generated from and synchronized to the external
clock signal, core_sysclk, by means of a voltage-controlled oscillator-based PLL. The PLL
provides programmable internal processor clock multiplier ratios which multiply the
externally supplied clock frequency. The bus clock is the same frequency and is
synchronous with core_sysclk. The configuration of the PLL can be read by software from
the hardware implementation register 1 (HID1).
1.2
PowerPC Architecture Implementation
The PowerPC architecture consists of the following layers, and adherence to the PowerPC
architecture can be measured in terms of which of the following levels of the architecture
is implemented:
User instruction set architecture (UISA)—Defines the base user-level instruction
set, user-level registers, data types, floating-point exception model, memory models
for a uniprocessor environment, and programming model for a uniprocessor
environment.
Virtual environment architecture (VEA)—Describes the memory model for a
multiprocessor environment, defines cache control instructions, and describes other
aspects of virtual environments. Implementations that conform to the VEA also
adhere to the UISA, but may not necessarily adhere to the OEA.
Operating environment architecture (OEA)—Defines the memory management
model, supervisor-level registers, synchronization requirements, and exception
model. Implementations that conform to the OEA also adhere to the UISA and VEA.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關代理商/技術參數 |
參數描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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