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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 33/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
About This Book
xxxiii
Audience
Audience
This manual is intended to be used as a reference for many semiconductor products
targeting a range of markets including automotive, communication, consumer, networking,
and computer peripherals. It is intended for system software and hardware developers and
applications programmers who want to develop products using the cores. It is assumed that
the reader understands operating systems, core system design, and details of the PowerPC
architecture.
Organization
Following is a summary and a brief description of the major sections of this manual:
Chapter 1, “Overview,” is useful for readers who want a general understanding of
the features and functions of the PowerPC architecture and the differences between
the G2 and G2_LE cores. This chapter describes the flexible nature of the PowerPC
architecture definition, and provides an overview of how the PowerPC architecture
defines the register set, instruction set and addressing modes, cache model
(including instruction and data cache way-locking for the G2 core), exception
model, memory management model, instruction timing, system support interface,
and debug features for the G2 and G2_LE cores.
Chapter 2, “Register Model,” provides a brief synopsis of the registers implemented
in the G2 core and some registers implemented only in the G2_LE core.
Chapter 3, “Instruction Set Model,” provides a brief description of the operand
conventions, an overview of the PowerPC addressing modes, and a list of the
instructions implemented by the G2 core. Note that instructions are organized by
functions.
Chapter 4, “Instruction and Data Cache Operation,” provides a discussion of the
cache and memory model as implemented on the G2 core.
Chapter 5, “Exceptions,” describes the exception model defined in the PowerPC
OEA, and the specific exception model implemented on the G2 and G2_LE cores.
Chapter 6, “Memory Management,” describes the G2 core’s implementation of the
memory management unit specifications provided by the OEA.
Chapter 7, “Instruction Timing,” provides information about latencies, interlocks,
special situations, and various conditions to help make programming more efficient.
This chapter is of special interest to software engineers and system designers.
Chapter 8, “Signal Descriptions,” provides descriptions of individual signals of the
G2 core that are candidates for being driven as external device signals. This chapter
also describes signals which are only defined in the G2_LE core.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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