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參數(shù)資料
| 型號： | G2CORERM |
| 英文描述： | G2 Core Reference Manual |
| 中文描述： | G2核心參考手冊 |
| 文件頁數(shù)： | 73/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERM |
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MOTOROLA
Chapter 1. Overview
1-31
Implementation-Specific Information
1.3.5
Memory Management
The following sections describe the memory management features of the PowerPC
architecture and the G2 core implementation, respectively.
1.3.5.1
PowerPC Memory Management
The primary functions of the MMU are to translate logical (effective) addresses to physical
addresses for memory accesses and to provide access protection on blocks and pages of
memory.
The core generates two types of accesses that require address translation—instruction
accesses and data accesses to memory generated by load and store instructions.
The PowerPC MMU and exception model support demand-paged virtual memory. Virtual
memory management permits execution of programs larger than the size of physical
memory; demand-paged implies that individual pages are loaded into physical memory
from system memory only when they are first accessed by an executing program.
The hashed page table is a variable-sized data structure that defines the mapping between
virtual page numbers and physical page numbers. The page table size is a power of two, and
its starting address is a multiple of its size.
The page table contains a number of page table entry groups (PTEGs). A PTEG contains
eight page table entries (PTEs) of 8 bytes each; therefore, each PTEG is 64 bytes long.
PTEG addresses are entry points for table search operations.
Address translations are enabled by setting bits in the MSR—MSR[IR] enables instruction
address translations and MSR[DR] enables data address translations.
1.3.5.2
Implementation-Specific Memory Management
The instruction and data memory management units in the G2 core provide 4 Gbytes of
logical address space accessible to supervisor and user programs with a 4-Kbyte page size
and 256-Mbyte segment size. Block sizes range from 128 Kbytes to 256 Mbytes and are
Instruction
address
breakpoint
01300
An instruction address breakpoint exception occurs when the address (bits 0–29)
in the IABR matches the next instruction to complete in the completion unit, and
IABR[bit 30] is set.
System
management
interrupt
01400
A system management interrupt is caused when MSR[EE] = 1 and the core_smi
input signal is asserted.
Reserved
01500–02FFF —
Table 1-4. Exceptions and Conditions (continued)
Exception Type
Vector Offset
(hex)
Causing Conditions
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2CORERMAD | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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