參數(shù)資料
型號(hào)： G2CORERM
英文描述： G2 Core Reference Manual
中文描述： G2核心參考手冊(cè)
文件頁(yè)數(shù)： 343/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERM
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MOTOROLA
Chapter 8. Signal Descriptions
8-31
Signal Descriptions
High Impedance—Occurs after core_dbb_out is negated, after the
negation of core_dbb_oe, if core_dbb_tre is asserted. If core_dbb_tre
is negated, core_dbb_out is always driven.
8.3.6.3.3
Data Bus Busy Output Enable (core_dbb_oe)—Output
core_dbb_oe is an output-enable indicator to its corresponding bus signals. Following are
the state meaning and timing comments for core_dbb_oe.
State Meaning
Asserted—Indicates that the core is driving a valid core_dbb_out.
Negated—Indicates one of the following two conditions:
If core_dbb_tre is negated, negated core_dbb_oe indicates that the
core is not driving a valid core_dbb_out value.
If core_dbb_tre is asserted, negated core_dbb_oe indicates that
core_dbb_out is in the high-impedance state.
Timing Comments
Assertion/Negation—Asserted after a qualified core_dbg is asserted.
Remains asserted for a minimum of one-half bus clock cycle
following the assertion of output signals core_ta, core_tea, or
core_artry_out.
Note that negation of core_dbb_oe may force core_dbb_out to the
high-impedance state, if core_dbb_tre is asserted.
8.3.6.3.4
Data Bus Busy High-Impedance Enable (core_dbb_tre)—Input
Following are the state meaning and timing comments for core_dbb_tre. core_dbb_tre is a
high-impedance enable signal on the G2 core and can be used to create an external
bidirectional core_dbb signal. When the related input/output signals (core_dbb_in and
core_dbb_out) are wire-ORed together, the resulting signal functions similar to a
bidirectional 60x bus signal when core_dbb_tre is asserted. See Section 8.2.2.2, “Logic
Gate Equivalent and Bidirectional Signals,” for more information.
State Meaning
Asserted—core_dbb_oe controls whether core_dbb_out is driven or
forced to a high-impedance state.
Negated—Indicates that core_dbb_out is always driven.
Timing Comments
Assertion/Negation—Must be set up prior to negation of the
core_hreset signal and remain stable during core operation. This is a
static configuration.
8.3.7
Data Transfer Signals
Like the address transfer signals, the data transfer signals are used to transmit data and to
generate and monitor parity for the data transfer. For a detailed description of how the data
transfer signals interact, see Section 9.4.3, “Data Transfer.”
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2CORERMAD Errata to G2 PowerPC Core Reference Manual Rev. 0
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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