- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 67/217頁 |
| 文件大小： | 686K |
| 代理商： | MT9071 |
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Preliminary Information
MT9071
67
11.1.2
T1 HDLC
The data link may be connected to the internal HDLC, see Section 12.0 HDLC.
11.2 E1 Data Link Operation
The PCM30 frame structure allows for the transport of maintenance and performance monitoring information
across the PCM30 link. The contents of the transmit and receive Frame Alignment Signals (FAS) and Non-
frame Alignment Signals (NFAS) of timeslot zero of a PCM30 signal are shown in Table 8 - E1 CRC-4 FAS and
NFAS Structure. Even numbered frames (CRC Frame # 0, 2, 4,...) are FASs and odd numbered frames (CRC
Frame # 1, 3, 5,...) are NFASs. The bits of each channel are numbered 1 to 8, with bit 1 being the most
significant and bit 8 the least significant. The data link bits, also referred to as National bits, are the Sa4, Sa5,
Sa6, Sa7 and Sa8 bits of the PCM30 timeslot zero NFAS frames. Any number and combination of these bits
may be used for the data link. The MT9071 provides five separate means of accessing these data links.
Transmit and Receive 5 byte data register bits TNnFm and RNnFm. See Table 168 - E1 Transmit National Bits
Sa4 - Sa8 Data Registers - R/W Address YB0-YB4 and Table 169 - E1 Receive National Bit Sa4 - Sa8 Data
Registers - R Address YC0-YC4.
Receive only RXD pin.
Transmit and Receive ST-BUS (DSTi/DSTo timeslot 0).
Transmit and Receive internal HDLC operating at a bit rate of 4 kbits/sec (for any one Sa bit). See Table 182 T1
& E1 HDLC Transmit FIFO Data - R/W Address YF5.
Receive only 5 bit data register bits RNU4-8. See Table 111 E1 NFAS Signal and FAS Status - R Address Y13.
In all cases, the data link access method is controlled with the SA control register bits detailed in Table 95 - E1
Data Link Control - R/W Address Y08.
Note that the user can source different Sa bits from a combination of the above methods. For instance the Sa
4
bit could be sourced from transmit 5 byte data register bits TN4Fm, the Sa
5
bit could be sourced from the
transmit ST-BUS DSTi timeslot 0 and the Sa
6
bit could be sourced from the transmit HDLC.
Also note that the receive Sa bits are always sourced to the above five locations.
In order to facilitate conformance to ETS 300 233, numerous maskable interrupts are available for change of
state of Sa bits in the receiver, these bits are detailed in Table 154 - E1 National Interrupt Status - R Address
Y36.
11.2.1
E1 Data Link National Bit Buffer Access
When the National Bit Buffer transmit data registers access is enabled, the setting of 40 data bits in 5 registers
(Table 168 - E1 Transmit National Bits Sa4 - Sa8 Data Registers - R/W Address YB0-YB4) determine the data
link output on the PCM30 link corresponding to bit positions Sa4-8 over one complete CRC-4 Multiframe. The
CRC-4 alignment status register bit CALN (Table 107 - E1 CRC-4 Timers & CRC-4 Local Status - R Address
Y11) and corresponding maskable interrupt status register bit CALNI (Table 154 - E1 National Interrupt Status
- R Address Y36) indicate the beginning of every received CRC-4 multiframe. Data for data link transmission
should be written to the National Bit Buffer transmit data registers immediately following the CALN status
indication (during basic frame 0) and before the start of basic frame 1.
Table 24 - E1 National Bit Buffers illustrates the organization of the MT9071 transmit and receive national bit
buffers. Each row is an addressable byte of the MT9071 national bit buffer, and each column contains the
national bits of an odd numbered frame of each CRC-4 Multiframe.
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