- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 158/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁當(dāng)前第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁
MT9071
Preliminary Information
158
7
6
5
4
3
2
1
0
CFL7
CFL6
CFL5
CFL4
CFL3
CFL2
CFL1
CFL0
Change of Frame Alignment Counter Latch.
These bits make up a latch which samples the
current value of the corresponding counter (T1 Out of Frame and Change of Frame Counters - R/
W Address Y1A) on the rising edge of the internal one second timer status bit ONESEC (T1 Timer
Status - R Address Y11). CFL0 is the least significant bit (LSB). This latch is cleared with either:
a) A hard reset (RESET pin)
b) A unique soft reset (RST bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
c) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
Table 145 - T1 Out of Frame & Change of Frame Counter Latch - R Address Y2B
Bit
Name
Functional Description
15
14
13
12
11
10
9
8
BEL7
BEL6
BEL5
BEL4
BEL3
BEL2
BEL1
BEL0
Frame Alignment Signal (FAS) Bit Error Count Latch.
These bits make up a latch which samples
the current value of the corresponding counter (E1 FAS Bit Error Counter & FAS Error Counter - R/
W Address Y1A) on the rising edge of the internal one second timer status bit ONESEC (E1 CRC-4
Timers & CRC-4 Local Status - R Address Y11). BEL0 is the least significant bit (LSB). This latch
is cleared with either:
a) A hard reset (RESET pin)
b) A unique soft reset (RST bit detailed in Table 85 - E1 DL, CCS, CAS and Other Control - R/W
Address Y03)
c) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
Frame Alignment Signal (FAS) Error Count Latch.
These bits make up a latch which samples the
current value of the corresponding counter (E1 FAS Bit Error Counter & FAS Error Counter - R/W
Address Y1A) on the rising edge of the internal one second timer status bit ONESEC (E1 CRC-4
Timers & CRC-4 Local Status - R Address Y11). FEL0 is the least significant bit (LSB). This latch is
cleared with either:
a) A hard reset (RESET pin)
b) A unique soft reset (RST bit detailed in Table 85 - E1 DL, CCS, CAS and Other Control - R/W
Address Y03)
c) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
Table 146 - E1 FAS Error Count Latch - R/W Address Y2B
7
6
5
4
3
2
1
0
FEL7
FEL6
FEL5
FEL4
FEL3
FEL2
FEL1
FEL0
Bit
Name
Functional Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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