- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號(hào)： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 64/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
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MT9071
Preliminary Information
64
The lower nibble of a CSTi/CSTo timeslot is used for the four signaling bits, the upper nibble on the CSTo
timeslots is not used and is either high or low. All unused CSTo timeslots are high impedance. In order to
facilitate multiplexing on the CSTo control streams, control register bit CSToE (Table 83 - E1 Interrupts and I/O
Control - R/W Address Y02) will place the whole stream in a high impedance state when set low.
A receive signaling bit debounce of 14ms can be selected with control register bit DBNCE (Table 89 - E1 CAS
Control and Data - R/W Address Y05).
It should be noted that there may be as much as 2ms added to this
duration because signaling equipment state changes are not synchronous with the multiframe.
If multiframe synchronization is lost, as indicated by status register bit MSYNC =1 (Table 105 - E1
Synchronization & CRC-4 Remote Status - R Address Y10), then the CAS bits will be frozen (i.e. will retain
their previous value and will not be updated). The CAS bits are unfrozen when multiframe synchronization is
acquired.
A CAS state change on any of the 30 receive channels will cause the following events to occur:
The latched status register bit CASRL = 1 (see Table 135 - E1 Counter Latched Status - R Address
Y25).
The interrupt status register bit CASRI = 1 (see Table 152 - E1 Counter Interrupt Status - R Address
Y35), if unmasked with mask control register bit CASRM = 0 (see Table 159 - E1 Counter Interrupt Mask
- R/W Address Y45).
When the CASRI interrupt is unmasked, IRQ will become active when a signaling state change is detected in
any of the 30 receive channels and the selectable 1/4/8/16 msec timer (see control bits SIP1,0 detailed Table
87 - E1 Signalling Control - R/W Address Y04) has expired. This function helps to reduce the frequency of
interrupts generated due to signaling changes. For instance if 7 channels had a signaling change, only one
interrupt will be generated in a 1/4/8/16 msec duration. Upon an interrupt, the user has to read the CAS
registers (Table 165 - E1 Receive CAS Data Registers - R Address Y71-Y7F, Y81-Y8F) to determine the
channels with a signaling change. Any channels marked as clear channels will not generate an interrupt due to
changes in ABCD bits.
Both destinations of CAS data are always enabled (i.e. ST-BUS CSTo and receive data registers). ST-BUS
CSTi and CSTo channels 0 and 16 are not used.
PCM30 Channel
- 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 - 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
ST-BUS 2.048Mb/s CSTi/CSTo Timeslot
z 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 z 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
Table 21 - E1 CAS & ST-BUS CSTi/CSTo Timeslot Relationship
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch(大數(shù)字開關(guān)) |
| MT90823 | 3V Large Digital Switch(3V 大數(shù)字開關(guān)) |
| MT90826 | Quad Digital Switch(四數(shù)字開關(guān)) |
| MT90840 | Distributed Hyperchannel Switch(分布式超級(jí)通道開關(guān)) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90710 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:High-Speed Isochronous Multiplexer |
| MT90710AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:High-Speed Isochronous Multiplexer |
| MT9072 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer |
| MT9072AB | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer |
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
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