- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號(hào)： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 179/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
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Preliminary Information
MT9071
179
14
PDLY
(0)
TXEN
(0)
TXPA
(0)
CPL
(0)
Pulse Delay.
For T1 mode only. If zero, the transmitted mark (pulse) is stretched. Set to zero
for normal operation where the T1 template needs to be met.
LIU Transmitter Enable.
If zero, the TTIP and TRING output line drivers are disabled. If one,
they are enabled.
LIU Transmitter T1 & E1 Pulse Amplitude.
If zero, the pulse amplitude is set for T1 mode. If
one, the pulse amplitude is set for E1 mode.
Custom Pulse Level Enable
.If one, the values in two control registers (see Table 174 - T1 &
E1 LIU Transmit Pulse Phase 1 & Phase 2 Data - R/W Address YE4 and Table 175 - T1 & E1
LIU Transmit Pulse Phase 3 & Phase 4 Data - R/W Address YE5) are used for generating the
transmit pulse shape. If zero, the internal ROM values are used.
T1 Mode Transmit Line Build Out Select.
Setting these bits shapes a correct transmit pulse
according to expected line length.
TXL2
TXL1
TXL0
Line Build Out
0
0
0
0 to 133 feet/ 0 dB
0
0
1
133 to 266 feet
0
1
0
266 to 399 feet
0
1
1
399 to 533 feet
1
0
0
533 to 655 feet
1
0
1
-7.5 dB
1
1
0
-15 dB
1
1
1
-22.5 dB
Set TXPA=0, the transformer ratio is 1:2.42, and the series transmitter resistor (RT) is 0
.
E1 Mode Transmit Line Pulse Amplitude.
Setting these bits shapes a correct transmit pulse
according to expected line impedance.
TXL2
TXL1
TXL0
Line Z(
)
0
0
0
120
1
1
0
75
All other combinations are reserved.
Set TXPA=1, the transformer ratio is 1:2.42, and the series transmitter resistor (RT) is as
indicated.
Jitter Attenuator Select.
If one, the Jitter Attenuator is enabled. If zero, it is disabled.
13
12
11
10
9
8
TXL2
TXL1
TXL0
(000)
RT(
)
0
0
0
0
0
0
0
0
RT(
)
0
6.04
7
JAS
(0)
JFC
(0)
4
Jitter Attenuator FIFO Centre.
When this bit is toggled the read pointer on the jitter
attenuator shall be centered. During this centering the jitter on the JA outputs is increased by
1/16 UI (1UI=1/2.048MHz for E1).
Jitter Attenuator FIFO Depth Control Bits.
These bits determine the depth of the jitter
attenuator FIFO.
JFD2
JFD1
JFD0
Depth
0
0
0
16
0
0
1
32
0
1
0
48
0
1
1
64
1
0
0
80
1
0
1
96
1
1
0
112
1
1
1
128
Jitter Attenuator FIFO Clear Bit.
If one, the Jitter Attenuator, its FIFO and status are reset.
The status registers will identify the FIFO as being empty. However, the actual bit values of the
data in the JA FIFO will not be reset.
For factory test purpose. Set to zero for normal operation.
5
4
3
JFD2
JFD1
JFD0
(000)
2
JACL
(0)
1
0
OPTCOR1
OPTCOR2
(00)
Bit
Name
Functional Description
Table 172 - T1 & E1 LIU Transmitter Control - R/W Address YE2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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