- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨(dú)立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨(dú)立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨(dú)立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 123/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
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Preliminary Information
MT9071
123
11
10
9
8
7
HCH4
HCH3
HCH2
HCH1
HCH0
(0000 0)
HPAYSEL
(0)
HDLC Channel 4-0.
This 5 bit number specifies the channel the HDLC will be attached to if
enabled. Number 0 maps to the first channel in a frame. Number 23 maps to channel 24 (the
last channel available in a T1 frame). The transmit HDLC data will replace DSTi data. And the
receive line data before the elastic buffer will be loaded in the HDLC receiver. This feature is
enabled wit the HPAYSEL control bit of this register.
6
HDLC Payload Select.
When one, the HDLC will be attached to the T1 channel as specified
with the HCH4-0 control bits. When zero, and when the HDLCEN bit of this register is set, the
HDLC is attached to the FDL when in ESF mode.
Reserved
. Must be set to 0 for normal operation.
5
4
3
2
RSV
(000)
BOMEN
(0)
Bit Oriented Message Enable.
Setting this bit enables transmission of bit - oriented messages
on the ESF facility data link. The actual message transmitted at any one time is contained in the
TXBOM data bits detailed in Table 92 - T1 Transmit BOM Data - R/W Address Y07.
HDLC Enable.
Must be set to one for HDLC operation.
1
HDLCEN
(0)
H1R64
(0)
0
HDLC Rate Select
. Setting this pin high while an HDLC is activated on a timeslot enables 64
Kb/s operation. Setting this pin low while an HDLC is activated enables 56 Kb/s operation (this
prevents data corruption due to forced bit stuffing).
Table 90 - T1 HDLC & DataLink Control - R/W Address Y06
Bit
Name
Functional Description
15-12
11-7
(####)
HCH4
HCH3
HCH2
HCH1
HCH0
(0000 0)
HPAYSEL
(0)
Not Used
HDLC Channel 4-0.
This 5 bit number specifies the PCM30 timeslot the internal HDLC is
assigned to. Timeslots 1 to 31 may be selected providing HPAYSEL of this register is one.
HDLC data will be substituted for data from DSTi on the transmit side. Receive data is extracted
from the incoming line data before the elastic buffer. Timeslot 0 is selected when HPAYSEL is
zero.
6
HDLC Payload Select.
If one, the HDLC is assigned to one of the timeslots assigned with
control bits HCH4-0 of this register. If zero, the HDLC may be assigned to timeslot 0 in
accordance with the SA select bits detailed in Table 95 - E1 Data Link Control - R/W Address
Y08.
Reserved
. Must be set to 0 for normal operation.
5
4
3
RSV
RSV
RSV
(000)
TS31E
(0)
2
Time Slot 31 CST Enable.
If one, the transmit PCM30 link timeslot 31 data will be sourced
from a CSTi timeslot as selected by control bits 31C4 to 31C0 detailed in Table 93 - E1 CCS
CSTi and CSTo Map Control - R/W Address Y07. And, the receive PCM30 link timeslot 31 data
will be sourced to both DSTo timeslot 31 and to the above selected CSTo timeslot. This feature
is used to link PCM30 CCS data to an external HDLC device through the CSTo and CSTi pins.
If zero, the transmit PCM30 link timeslot 31 data will be sourced from DSTi timeslot 31. And,
the receive PCM30 link timeslot 31 data will be sourced to DSTo timeslot 31 only.
Common Channel Signaling (CSIG =1 detailed in Table 85 - E1 DL, CCS, CAS and Other
Control - R/W Address Y03) must be selected for these operations to be valid.
Table 91 - E1 HDLC and CCS ST-BUS Control - R/W Address Y06
Bit
Name
Functional Description
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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