- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 13/217頁 |
| 文件大小： | 686K |
| 代理商： | MT9071 |
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MT9071
Preliminary Information
13
ST-BUS Backplane Interface
G2
17
CKb
System Clock (CMOS compatible input/output).
This is the sync source for the
backplane and transmit link clock. In Line Sync Mode this is an output, in
Backplane Sync Mode this is an input. In 2.048Mb/s Backplane Mode, this clock is
4.096MHz, in 8.192Mb/s mode this clock is 16.384MHz. See Figure 39 - ST-BUS
2.048Mb/s Timing and Figure 41 - ST-BUS 8.192Mb/s Timing.
Frame Pulse (CMOS compatible input/output).
This is the backplane 8kHz
frame synchronization signal for the DSTi, DSTo, CSTi and CSTo data streams. In
Line Sync Mode this is an output, in Backplane Sync Mode this is an input. See
Figure 39 - ST-BUS 2.048Mb/s Timing and Figure 41 - ST-BUS 8.192Mb/s Timing.
Data ST-BUS (CMOS compatible input).
In 2.048Mb/s backplane mode, this
input accepts a 2.048Mb/s serial stream which contains up to 32 8-bit timeslots. In
T1/J1 mode, 24 of these timeslots map to the T1 link payload data. In E1 mode,
30 of these timeslots map to the E1 link payload data.
G1
18
FPb
H2
H1
J1
J2
19
20
21
22
DSTi[0]
DSTi[1]
DSTi[2]
DSTi[3]
In 8.192Mb/s backplane mode, DSTi[0] accepts a single 8.192Mb/s serial stream
which contains 128 8-bit timeslots accommodating all four tranceivers. DSTi[1:3]
are not used.
See Figure 39 - ST-BUS 2.048Mb/s Timing and Figure 41 - ST-BUS 8.192Mb/s
Timing.
Data ST-BUS (CMOS compatible output).
In 2.048Mb/s backplane mode, this
output delivers a 2.048Mb/s serial stream which contains up to 32 8-bit timeslots.
In T1/J1 mode, 24 of these timeslots map to the T1 link payload data. In E1 mode,
30 of these timeslots map to the E1 link payload data.
D1
C3
C2
D2
6
8
9
10
DSTo[0]
DSTo[1]
DSTo[2]
DSTo[3]
In 8.192Mb/s backplane mode, DSTo[0] outputs a single 8.192Mb/s serial stream
which contains 128 8-bit timeslots accommodating all four tranceivers. DSTo[1:3]
are high impedance.
See Figure 39 - ST-BUS 2.048Mb/s Timing and Figure 41 - ST-BUS 8.192Mb/s
Timing.
Control ST-BUS (CMOS compatible input).
In 2.048Mb/s backplane mode, this
input accepts a 2.048Mb/s serial stream which contains up to 32 8-bit timeslots. In
T1/J1 mode, 24 of these timeslots map to the T1 link CAS ABCD bits. In E1 mode,
selected timeslots map to either the E1 link CAS bits or the E1 link CCS bits.
In 8.192Mb/s backplane mode, CSTi[0] accepts a single 8.192Mb/s serial stream
which contains 128 8-bit timeslots accommodating all four tranceivers. CSTi[1:3]
are not used.
K1
K2
L1
L2
23
24
25
26
CSTi[0]
CSTi[1]
CSTi[2]
CSTi[3]
See Figure 39 - ST-BUS 2.048Mb/s Timing and Figure 41 - ST-BUS 8.192Mb/s
Timing.
Pin Description (continued)
LBGA
Pin
LQFP
Pin
Name
Description (see notes 1, 2, 3 and 4)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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