參數(shù)資料
型號: MT9071
廠商: Mitel Networks Corporation
英文描述: Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調節(jié)器(集成四個獨立幀調節(jié)器))
中文描述: 四T1/E1/J1收發(fā)器(多端口的T1/E1/J1幀調節(jié)器(集成四個獨立幀調節(jié)器))
文件頁數(shù): 61/217頁
文件大?。?/td> 686K
代理商: MT9071
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁當前第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁
Preliminary Information
MT9071
61
connect up to 32 transceiver CSTi/CSTo streams together, to accommodate a single common channel
signaling resource such as a 32 channel HDLC controller.
9.2.1
See Table 18 - E1 PCM30 & ST-BUS CSTi/CSTo Timeslot Relationship.
T1 CCS & ST-BUS CSTi/CSTo Timeslot Relationship
10.0 CAS Operation
10.1 T1 CAS
Channel Associated Signaling (CAS) is also referred to as robbed bit signaling. The purpose of CAS is to
provide a scheme that will allow the association of a specific ABCD (or AB) signaling nibble with the
appropriate DS0 channel. The AB signaling bits from frames 6 and 12, or the ABCD signaling bits from frames
6, 12, 18 and 24 are mapped to storage rams and to the serial ST-BUS data stream.
10.1.1
T1 CAS Register and ST-BUS Access
For CAS operation, the robbed bit enable control register bit RBEN (see Table 86 - T1 Signalling Control - R/W
Address Y04) must be set to one. In addition, CAS operation must be enabled on a per channel basis by
setting the clear channel per timeslot control register bit CC (see Table 166 - T1 Per Channel 1 to 24 Control
Registers - R/W Address Y90-YA7) to zero.
Access to the ABCD transmit and receive bits may be either through ST-BUS channels 1 to 24 at the CSTi and
CSTo pins, or through transmit data registers (see Table 162 - T1 Transmit CAS Data Registers - R/W Address
Y50-Y67) and receive data registers (see Table 164 - T1 Receive CAS Data Registers - R Address Y70-Y87)
accessed by the parallel processor port, or through a mix of both methods.
The timeslot control register bits MPST(0-23) (see Table 166 - T1 Per Channel 1 to 24 Control Registers - R/W
Address Y90-YA7) determine the source of the CAS data on a per channel basis. If zero, the transmit signaling
information is constantly updated with the information from the equivalent channel on CSTi, if one, the transmit
CAS data register are the source. Note that when changing the MPST(0-23) control register bits from ST-BUS
source to register source on the fly (during normal operation as opposed to during power up), the transmit CAS
data registers are updated one frame after the timeslot control register bits MPST(0-23) are changed. This is
because the timeslot control register bits do not take effect immediately. Both destinations of CAS data are
always enabled (i.e. ST-BUS CSTo and receive CAS data registers). The receive signaling bits are always
mapped to the equivalent ST-BUS channels on CSTo (see Table 19 - T1 CAS & ST-BUS CSTi/CSTo Timeslot
Relationship).
PCM30 Timeslot
Any one, two or three timeslots of 15, 16 & 31
ST-BUS 2.048Mb/s CSTi/CSTo Timeslot
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
Table 18 - E1 PCM30 & ST-BUS CSTi/CSTo Timeslot Relationship
DS1 Timeslot or Channel
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
NA
ST-BUS 2.048Mb/s CSTi/CSTo Timeslot
0 1 2 3 4 5 6 7 8
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 z
Table 19 - T1 CAS & ST-BUS CSTi/CSTo Timeslot Relationship
z
z
z
z
z
z
z
相關PDF資料
PDF描述
MT9072 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT90820 Large Digital Switch(大數(shù)字開關)
MT90823 3V Large Digital Switch(3V 大數(shù)字開關)
MT90826 Quad Digital Switch(四數(shù)字開關)
MT90840 Distributed Hyperchannel Switch(分布式超級通道開關)
相關代理商/技術參數(shù)
參數(shù)描述
MT90710 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:High-Speed Isochronous Multiplexer
MT90710AP 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:High-Speed Isochronous Multiplexer
MT9072 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer
MT9072AB 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer
MT9072AV 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays