- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 138/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁當(dāng)前第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁
MT9071
Preliminary Information
138
Bit
Name
Functional Description
15
14
13
12
11
10
9
8
PCC7
PCC6
PCC5
PCC4
PCC3
PCC2
PCC1
PCC0
(0000 0000)
CRC Counter for Pseudo Random Bit Sequence (PRBS).
These bits make up a counter
which is incremented for each received CRC multiframe. PCC0 is the least significant bit
(LSB). This counter is cleared with either:
a) An overflow
b) A hard reset (RESET pin)
c) A unique soft reset (RST bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
d) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
e) A counter clear (CNCLR bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
Or, this counter may be set by writing the desired value to it. The lower byte and upper byte
of this register cannot be written to independently.
Pseudo Random Bit Sequence (PRBS) Error Counter.
These bits make up a counter
which is incremented for each pseudo random bit sequence (PRBS) (2
15
-1) error detected
on any of the DSTo receive channels connected to the PRBS error detector. ADSEQ=0
detailed in Table 80 - T1 Line Coding Control - R/W Address Y01; and RRSTn=1 detailed
in Table 166 - T1 Per Channel 1 to 24 Control Registers - R/W Address Y90-YA7. PEC0 is
the least significant bit (LSB). This counter is cleared with either:
a) An overflow
b) A hard reset (RESET pin)
c) A unique soft reset (RST bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
d) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
e) A counter clear (CNCLR bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
Or, this counter may be set by writing the desired value to it. The lower byte and upper byte
of this register cannot be written to independently.
Table 114 - T1 PRBS CRC Multiframe and PRBS Error Counter - R/W Address Y15
7
6
5
4
3
2
1
0
PEC7
PEC6
PEC5
PEC4
PEC3
PEC2
PEC1
PEC0
(0000 0000)
Bit
Name
Functional Description
15
14
13
12
11
10
9
8
PEC7
PEC6
PEC5
PEC4
PEC3
PEC2
PEC1
PEC0
(0000
0000)
Pseudo Random Bit Sequence (PRBS) Error Counter.
These bits make up a counter which is
incremented for each pseudo random bit sequence (PRBS) (2
15
-1) error detected on any of the
DSTo receive channels connected to the PRBS error detector. ADSEQ=0 detailed in Table 81 -
E1 Test, Error and Loopback Control - R/W Address Y01; and RRSTn=1 detailed in Table 167 -
E1 Per Timeslot 0 to 31 Control Registers - R/W Address Y90-YAF. PEC0 is the least significant
bit (LSB). This counter is cleared with either:
a) An overflow
b) A hard reset (RESET pin)
c) A unique soft reset (RST bit detailed in Table 85 - E1 DL, CCS, CAS and Other Control - R/W
Address Y03)
d) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
e) A counter clear (CNCLR bit detailed in Table 85 - E1 DL, CCS, CAS and Other Control - R/W
Address Y03)
Or, this counter may be set by writing the desired value to it. The lower byte and upper byte of
this register cannot be written to independently.
Table 115 - E1 PRBS Error Counter & PRBS CRC Multiframe Counter - R/W Address Y15
相關(guān)PDF資料 |
PDF描述 |
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