- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 51/217頁 |
| 文件大小： | 686K |
| 代理商： | MT9071 |
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Preliminary Information
MT9071
51
The minimum delay through the receive slip buffer is approximately 1us and the maximum delay is
approximately 249us (see Figure 12 - Read and Write Pointers in the T1 Receive Slip Buffers). Measuring
clockwise from the write pointer, if the read page pointer comes within 8us of the write page pointer a frame slip
will occur, which will put the read page pointer 157us from the write page pointer. Conversely, if the read page
pointer moves more than 249us from the write page pointer, a slip will occur, which will put the read page
pointer 124us from the write page pointer. This provides a worst case hysteresis of 92us peak = 142 U.I.
Figure 12 - Read and Write Pointers in the T1 Receive Slip Buffers
A slip will cause the following events to occur:
The status register bit RSLP will toggle (see Table 110 - T1 Receive Elastic Buffer Status - R Address
Y13).
The latched status register bit RSLPL = 1 (see Table 136 - T1 Elastic Store Status Latch - R Address
Y26).
The interrupt status register bit RSLPI = 1 (see Table 153 - T1 Elastic Store Interrupt Status - R Address
Y36), if unmasked with mask control register bit RSLPM = 0 (see Table 160 - T1 Elastic Store Interrupt
Mask - R/W Address Y46).
The direction of the slip is indicated with status register bit RSLPD (see Table 110 - T1 Receive Elastic Buffer
Status - R Address Y13). If RSLPD=0, the slip buffer has overflowed and a frame was lost; if RSLPD=1, an
underflow condition occurred and a frame was repeated.
The relative phase delay between the system frame boundary and the receive elastic frame boundary is
measured every second frame and reported in the status register bits RXTS4-0 and RXBC2-0 (see Table 110 -
T1 Receive Elastic Buffer Status - R Address Y13).
6.1.3
T1 Receive Elastic Buffer Bypass
For applications which don’t require the receive elastic buffer and require minimum delay, the receive elastic
buffer may be bypassed by using the RxD pin output. This output contains all the PCM24 received data after
Write
Pointer
0us
249us
32us
188us
62us
157us
512 Bit
Elastic
Store
92us
92us
Wander Tolerance
Read Pointer
Read Pointer
Read Pointer
Read Pointer
Frame 0
Frame 1
Frame 0
Frame 1
Frame 0
Frame 1
XXX
XXX
XXX
XXX
Write Vectors
Read Vectors
Minimum Delay
Read Vectors - Maximum Delay
124us
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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