- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 27/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
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Preliminary Information
MT9071
27
1.11 HDLC
The MT9071 provides one embedded HDLC per framer with 32 byte deep transmit and receive FIFOs.
In T1 mode, the embedded HDLC can be assigned to the FDL or any channel. It can operate at 4kbit/s (FDL),
56kbit/s or 64kbit/s.
In E1 mode, the embedded HDLC can be assigned to timeslot 0 Sa bits (bits 4-8 of the non-frame alignment
signal), or any other timeslot. It can operate at 4,8,12,16,20 (Data Link) or 64kbit/s.
1.12 Performance Monitoring and Debugging
The MT9071 has a comprehensive suite of performance monitoring and debugging features. These include
error counters, loopbacks, deliberate error insertion and a 2
15
–1 QRS/PRBS generator/detector.
1.13 Interrupts
The MT9071 provides a comprehensive set of maskable interrupts. Interrupt sources consist of:
synchronization status, alarm status, counter indication and overflow, timer status, slip indication, maintenance
functions and receive signaling bit changes.
2.0
Line Interface Unit (LIU)
2.1
LIU Receiver
The receiver portion of the MT9071 LIU consists of an input signal peak detector, an equalizer with two
separate high pass sections, a smoothing filter, data and clock slicers and a clock extractor. Receive
equalization gain can be set manually (i.e., software) or it can be determined automatically by peak detectors.
The output of the receive equalizer is conditioned by a smoothing filter and is passed on to the clock and data
slicer. The clock slicer output generates an extracted clock (RxCK[3:0]). This extracted clock, together with the
internal PLL clock output is used to sample the output of the data comparator.
In T1 mode, the receiver portion of the LIU can recover clock and data from line signals attenuated by up to
36dB at 722kHz and tolerate jitter to the maximum specified by AT&T TR 62411 (see Figure 16 - AT&T Jitter
Tolerance). In E1 mode, the receiver portion of the LIU can recover clock and data from a line signal attenuated
by up to 40db at 1024 kHz.
In E1 mode, as specified by G.703, the receiver portion of the LIU can recover clock and data from the line
signal in the presence of a signal to noise ratio of at least 18dB. The receiver recovers error free a signal
whose amplitude may vary 10% from the nominal value, and is subsequently mixed with crosstalk 18dB lower,
the combined signal being subject to 0 - 6dB sqrt(f) attenuation. The jitter tolerance of the clock extractor circuit
exceeds the requirements of G.823 and TBR 4 in E1 mode, see Figure 18 - ETSI Jitter Tolerance.
In T1 and E1 mode, an LIU loss of signal indication is provided with status register bit LLOS (see Table 170 -
T1 & E1 LIU and JA Status - R Address YE0). This status register bit indicates when the receive signal level is
lower than a specified analog signal threshold level for at least 1 millisecond.
In T1 mode, the LLOS analog threshold is fixed at -40 dB.
In E1 mode, the LLOS analog threshold is either of -20 dB or -40 dB as set by the E1 LLOS threshold criteria
control register bit ELOS (see Table 173 - T1 & E1 LIU Control - R/W Address YE3).
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