- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 106/217頁 |
| 文件大小： | 686K |
| 代理商： | MT9071 |
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MT9071
Preliminary Information
106
21.0 T1 & E1 Transceiver Registers Bit Functions
A (0), (1) or (#) in the “Name” column of these tables indicates the state of the data bits after a reset (RESET,
RSTC or RST). The (#) indicates that a (0) or (1) is possible.
21.1 T1 & E1 Global Transceiver Register Bit Functions - in Address Order
Bit
Name
Functional Description
15
T1E0
(1)
RSV
(0)
ESEL1
ESEL0
(00)
T1 or E1 Enable.
If zero, E1 mode is enabled. If one, T1 mode is enabled. Toggling this bit
resets the T1/E1 unique control registers.
Reserved
. Must be set to 0 for normal operation.
14
13
12
ESYN Output Select.
These two input select bits determine the extracted clock source output
at the ESYN pin (when ESYNI = 1 of T1 and E1 Global Timing Control Register - R/W Address
905) as follows.
ESEL1
ESEL0
Extracted Clock
0
0
RxCK[0]
0
1
RxCK[1]
1
0
RxCK[2]
1
1
RxCK[3]
Auxiliary Clock Output Control.
If zero, the corresponding AUX pin is zero. If one, the
corresponding AUX pin is one. These control bits must first be enabled with register bits ACF2-
0.
11
10
9
8
ACC3
ACC2
ACC1
ACC0
(0000)
ACF2
ACF1
ACF0
(000)
CK1
CK0
(01)
7
6
5
Auxiliary Clock Selection.
These three select bits determine the type of signals output at the
auxiliary clock pins. For a detailed description of these output signals refer to Section 3.6
Auxiliary Output SIgnals.
4
3
Clock Rate.
These two clock select bits determine the system clock at the CKb pin as follows
(See Figures 10 to 13).
CK1
CK0
Clock
0
0
Reserved
0
1
4.096MHz
1
0
16.384MHz
1
1
Reserved
For a detailed description of these clocks refer to Section 7.3 ST-BUS Interface (DSTo, DSTo,
CSTi, CSTo Pins).
Phase Slope.
If one, the rate of phase change (phase slope) of the clocks output by the PLL is
limited to 5ns per 125
μ
s. Phase slope limiting is used to meet the requirements of some
synchronization interface standards such as ANSI T1.101 Stratum 4E. If zero, the rate of phase
change is not limited. This bit will normally be set to zero.
PLL Reset.
If one, the PLL circuit is reset, the rest of the device is unaffected. This is typically
used after changing the state of the FS1, FS2 bits at address 905H.
Common Reset
. When this bit is changed from zero to one, all four transceivers will reset to
their default mode. This software reset has the same effect as the RESET pin. See Section 7.6
Reset Operation (RESET, TRST Pins) for the default settings. Note that the global registers (i.e.
900, 902, and 905) are also reset.
Table 70 - T1 & E1 Global Mode Control - R/W Address 900
System Bus
NA
2.048Mb/s
8.192Mb/s
NA
2
PSLP
(0)
1
RSTP
(0)
RSTC
(0)
0
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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