參數(shù)資料
型號: MT9071
廠商: Mitel Networks Corporation
英文描述: Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器(集成四個獨立幀調(diào)節(jié)器))
中文描述: 四T1/E1/J1收發(fā)器(多端口的T1/E1/J1幀調(diào)節(jié)器(集成四個獨立幀調(diào)節(jié)器))
文件頁數(shù): 125/217頁
文件大?。?/td> 686K
代理商: MT9071
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Preliminary Information
MT9071
125
9
8
7
6
5
16C4
16C3
16C2
16C1
16C0
(10000)
Timeslot 16 CST Map Bits.
The selection of these bits results in a mapping of the transmit
PCM30 timeslot 16, from a specific CSTi timeslot; and similarly, maps receive PCM30 timeslot
16, to a specific CSTo timeslot. PCM30 timeslot 16 data is mapped to/from CST channel n
(n=0 to 31), where n is the bcd equivalent of 16C4 to 16C0 with 16C4 being the most
significant bit.
16C4
16C3
16C2
16C1
0
0
0
0
0
0
0
0
etc.
1
1
1
1
Control bit CSIG of E1 DL, CCS, CAS and Other Control - R/W Address Y03, and control bit
TS16E of E1 HDLC and CCS ST-BUS Control - R/W Address Y06 must both be set for these
operations to be valid.
Timeslot 15 CST Map Bits.
The selection of these bits results in a mapping of the transmit
PCM30 timeslot 15, from a specific CSTi timeslot; and similarly, maps receive PCM30 timeslot
15, to a specific CSTo timeslot. PCM30 timeslot 15 data is mapped to/from CST channel n
(n=0 to 31), where n is the bcd equivalent of 15C4 to 15C0 with 15C4 being the most
significant bit.
15C4
15C3
15C2
15C1
0
0
0
0
0
0
0
0
etc.
1
1
1
1
Control bit CSIG of E1 DL, CCS, CAS and Other Control - R/W Address Y03, and control bit
TS15E of E1 HDLC and CCS ST-BUS Control - R/W Address Y06 must both be set for these
operations to be valid.
Table 93 - E1 CCS CSTi and CSTo Map Control - R/W Address Y07
16C0
0
1
CST Timeslot
0
1
1
31
4
3
2
1
0
15C4
15C3
15C2
15C1
15C0
(01111)
15C0
0
1
CST Timeslot
0
1
1
31
Bit
Name
Functional Description
15-8 (#### ####) Not Used
7
6
5
4
3
2
1
0
RXBOMM0
(0000 0000)
RXBOMM7
RXBOMM6
RXBOMM5
RXBOMM4
RXBOMM3
RXBOMM2
RXBOMM1
Receive Bit Oriented Message Match.
The contents of this register are compared to the
received data bits detailed in Table 108 - T1 Receive Bit Oriented Message - R Address Y12,
and an a maskable interrupt BOMMI (see Table 151 - T1 Receive Line and Timer Interrupt
Status - R Address Y35) is generated if the contents match.
Table 94 - T1 Receive BOM Match Control - R/W Address Y08
Bit
Name
Functional Description
相關(guān)PDF資料
PDF描述
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