- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨(dú)立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個獨(dú)立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個獨(dú)立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 120/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
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MT9071
Preliminary Information
120
5
BPVE
(0)
Bipolar Violation Error Insertion.
A zero-to-one transition of this bit inserts a single bipolar
violation error into the transmit DS1 data. A one, zero or one-to-zero transition has no
function.
CRC-6 Error Insertion.
A zero-to-one transition of this bit inserts a single CRC-6 error into
the transmit ESF DS1 data. A one, zero or one-to-zero transition has no function.
Terminal Framing Bit Error Insertion.
A zero-to-one transition of this bit inserts a single
error into the transmit D4 Ft pattern or the transmit ESF framing bit pattern (in ESF mode). A
one, zero or one-to-zero transition has no function.
Signal Framing Bit Error Insertion.
A zero-to-one transition of this bit inserts a single error
into the transmit Fs bits (in D4 mode only). A one, zero or one-to-zero transition has no
function.
Loss of Signal Error Insertion.
If one, the device transmits an all zeros signal (no pulses).
Zero code suppression is overridden. If zero, data is transmitted normally.
Payload Error Insertion.
A zero-to-one transition of this bit inserts a single bit error in the
transmit payload. A one, zero or one-to-zero transition has no function.
Table 84 - T1 Transmit Error Control - R/W Address Y03
4
CRCE
(0)
FTE
(0)
3
2
FSE
(0)
1
LOSE
(0)
PERR
(0)
0
Bit
Name
Functional Description
15-7 (#### #### #) Not Used
6
ELAS
(0)
Elastic Buffer Enable.
When this bit is set to zero, the elastic buffer is enabled, and DSTo
operates synchronously with the clock at the CKi pin. When this bit is set to one, the data at
DSTo is a 2.048Mb/s serial output stream which contains all 32 timeslots of the received
PCM30 link data after HDB3 decoding. This data does not pass through the elastic buffer
and is clocked out with the falling edge of the extracted clock. The data at the DSTo pin is
identical to the data at the RXD pin.
Automatic Counter Clear.
When this bit is set to one, all latchable status counters are
cleared automatically by the one second timer bit ONESEC (Table 107 - E1 CRC-4 Timers &
CRC-4 Local Status - R Address Y11) immediately following the counter latch operation. If
zero, all latchable status counters operate normally.
Receive Transparent Mode.
If one, the framing function is disabled on the receive side.
Data coming from the receive line passes through the elastic buffer and drives DSTo with an
arbitrary alignment. When zero, the receive framing function operates normally.
Transmit Transparent Mode.
If one, the MT9071 is in transmit transparent mode where no
framing or signaling is imposed on data transmitted from DSTi onto the PCM30 line. In other
words, timeslot 0 data on the transmit PCM30 link is sourced from the DSTi input. If zero, the
MT9071 is in termination mode.
CCS and CAS Signaling.
If one, the MT9071 is in Common Channel Signaling (CCS)
mode. If zero, the MT9071 is in Channel Associated Signaling (CAS) mode.
Counter Clear.
When this bit is changed from zero to one, status counters are cleared. If
zero, all status counters operate normally.
Reset
. When this bit is changed from zero to one, the selected framer (Y) will reset to its
default mode. See Section 7.6 Reset Operation (RESET, TRST Pins).
Table 85 - E1 DL, CCS, CAS and Other Control - R/W Address Y03
5
ACCLR
(0)
4
RXTRS
(0)
3
TXTRS
(0)
2
CSIG
(0)
CNCLR
(0)
RST
(0)
1
0
Bit
Name
Functional Description
15-10 (#### ##) Not Used
Table 86 - T1 Signaling Control - R/W Address Y04
Bit
Name
Functional Description
相關(guān)PDF資料 |
PDF描述 |
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