參數(shù)資料
型號(hào)： MT9071
廠商： Mitel Networks Corporation
英文描述： Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）)
中文描述： 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器））
文件頁(yè)數(shù)： 16/217頁(yè)
文件大?。?/td> 686K
代理商： MT9071
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MT9071
Preliminary Information
16
T16
R15
P14
R16
P15
P16
N15
N16
M15
M16
L15
L16
H15
H16
G15
G16
F14
F16
F15
E15
E16
D15
D16
C16
C15
B16
C14
B15
65
66
67
68
69
70
71
72
73
74
77
78
83
84
85
88
89
90
91
92
93
94
95
96
99
100
101
102
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
Address 0 to 11 (CMOS compatible input).
These 12 signals form the input
address bus for the non-multiplexed parallel processor interface. Bits A7 to A0
select specific registers within the transceivers, bits A10 to A8 determine which of
the four transceivers is selected for read and write operations (bit A10 should be
kept at zero), bit A11 selects all four transceivers for a simultaneous write
operation. A11 is the most significant bit.
Data 0 to 15 (CMOS compatible input/output).
These 16 signals form the
bidirectional data bus for the non-multiplexed parallel processor interface. D15 is
the most significant bit.
Test Pins
T2
40
T1
Test Pin 1 (CMOS compatible input with pull-down).
For factory test purposes.
Connect to ground for normal operation.
Test Pin 2 (CMOS compatible input with pull-down).
No Connection, for factory
test purposes. Internally pulled down to V
SS
.
Test Data Input (CMOS compatible input with pull-up).
One of five signals
(TDI, TDO, TMS, TCK & TRST) making up the Test Access Port (TAP) of the IEEE
1149.1-1990 Standard Test Port and Boundary-Scan Architecture. The TAP
provides access to test support functions built into the MT9071. The TAP is also
referred to as a JTAG (Joint Test Action Group) port.
B3
127
T2
A2
1
TDI
Serial input data applied to this pin is fed either into the instruction register or into
a test data register, depending on the sequence previously applied to the TMS
input. The received input data is sampled at the rising edge of TCK pulses.
Internally pulled up to V
DD
. See Section 8.0 JTAG Operation.
Test Data Output (CMOS compatible output and high impedance).
Depending
on the sequence previously applied to the TMS input, the contents of either the
instruction register or data register are serially shifted out towards the TDO. The
data out of the TDO is clocked on the falling edge of the TCK pulses. When no
data is shifted through the boundary scan cells, the TDO driver is set to a high
impedance state. See the pin description for TDI and Section 8.0 JTAG Operation.
A1
2
TDO
Pin Description (continued)
LBGA
Pin
LQFP
Pin
Name
Description (see notes 1, 2, 3 and 4)
相關(guān)PDF資料
PDF描述
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MT90823 3V Large Digital Switch(3V 大數(shù)字開關(guān))
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參數(shù)描述
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MT90710AP 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:High-Speed Isochronous Multiplexer
MT9072 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer
MT9072AB 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer
MT9072AV 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays
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