參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 9/311頁
文件大小： 1708K
代理商： MPC105
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MOTOROLA
Contents
xi
CONTENTS
Paragraph
Number
Title
Page
Number
8.1.3
8.1.3.1
8.1.3.2
8.1.3.2.1
8.2
PCI/System Memory Buffers...........................................................................8-5
PCI-Read-from-System-Memory Buffer (PCMRB) ...................................8-7
PCI-to-System-Memory-Write Buffers (PCMWBs)...................................8-7
Speculative PCI Reads from System Memory........................................8-8
Internal Arbitration..............................................................................................8-8
Chapter 9
Error Handling
9.1
9.2
9.2.1
9.2.2
9.2.2.1
9.2.2.2
9.2.3
9.2.3.1
9.2.3.2
9.2.3.3
9.3
9.3.1
9.3.1.1
9.3.1.2
9.3.2
9.3.2.1
9.3.2.2
9.3.2.3
9.3.3
9.3.3.1
9.3.3.2
9.3.3.3
9.3.3.4
9.3.3.5
9.3.3.6
9.4
9.5
Priority of Externally-Generated Interrupts.........................................................9-1
Interrupt And Error Signals .................................................................................9-2
System Reset....................................................................................................9-2
60x Processor Bus Error Signals .....................................................................9-2
Machine Check (MCP)................................................................................9-3
Transfer Error Acknowledge (TEA)............................................................9-3
PCI Bus Error Signals......................................................................................9-3
System Error (SERR) ..................................................................................9-3
Parity Error (PERR).....................................................................................9-4
Nonmaskable Interrupt (NMI).....................................................................9-4
Error Reporting....................................................................................................9-4
60x Processor Interface....................................................................................9-5
Flash ROM Write Error...............................................................................9-5
Unsupported 60x Bus Error.........................................................................9-5
Memory Interface ............................................................................................9-5
System Memory Read Data Parity Error.....................................................9-6
System Memory Select Error.......................................................................9-6
L2 Cache Read Data Parity Error................................................................9-6
PCI Interface....................................................................................................9-6
Address Parity Error....................................................................................9-7
Data Parity Error..........................................................................................9-7
Master-Abort Transaction Termination.......................................................9-8
Cases of Target-Abort Signaled by MPC105..............................................9-8
Received Target-Abort Error.......................................................................9-8
NMI (Nonmaskable Interrupt).....................................................................9-8
Interrupt Latencies...............................................................................................9-9
Example Signal Connections...............................................................................9-9
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