參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類(lèi)： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 81/311頁(yè)
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Chapter 3. Device Programming
3-17
3.2.3.2 PCI Status Register
The two-byte PCI status register, shown in Figure 3-8, is used to record status information
for PCI bus-related events. The definition of each bit is given in Table 3-6. Only 2-byte
accesses to address 0x06 are allowed.
Reads to this register behave normally. Writes are slightly different in that bits can be
cleared, but not set. A bit is cleared whenever the register is written, and the data in the
corresponding bit location is a 1. For example, to clear bit 14 and not affect any other bits
in the register, write the value 0b0100_0000_0000_0000 to the register.
8
This bit controls the SERR driver of the MPC105. This bit (and bit 6) must be set to
report address parity errors.
0
Disables the SERR driver
1
Enables the SERR driver
0
7
These bits are reserved.
0
6
This bit controls whether the MPC105 responds to parity errors.
0
Parity errors are ignored and normal operation continues.
1
Action is taken on a parity error. See Chapter 9, “Error Handling,” for more
information.
0
5
These bits are reserved.
0
4
This bit is hardwired to 0, indicating that the MPC105, acting as a master does not
generate the memory-write-and-invalidate command. The MPC105 generates a
memory-write command instead.
0
3
This bit is hardwired to 0, indicating that the MPC105 (as a target) ignores all
special-cycle operations.
0
2
This bit controls whether the MPC105 can act as a master on the PCI bus. Note that if
this bit is cleared, 60x to PCI writes will cause the data to be lost and 60x to PCI reads
will assert TEA (provided the TEA_EN bit in PICR1 is set).
0
Disables the ability to generate PCI accesses
1
Enables the MPC105 to behave as a bus master
1
1
This bit controls whether the MPC105 (as a target) responds to memory accesses.
0
The MPC105 will not respond to PCI memory space accesses.
1
The MPC105 will respond to PCI memory space accesses.
1
0
This bit is hardwired to 0, indicating that the MPC105 (as a target) will not respond to
PCI I/O space accesses.
0
Table 3-5. Bit Settings for PCI Command Register—0x04 (Continued)
Bit
Description
Reset
Value
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