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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 13/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Illustrations
xv
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Parity Path Read Control Logic for ROM-Based Systems.................................6-6
Parity Path Read Control Logic for Flash ROM-Based Systems........................6-6
16-Mbyte DRAM System with Parity.................................................................6-7
DRAM Address Multiplexing—64-Bit Data Bus Mode.....................................6-8
DRAM Address Multiplexing—32-Bit Data Bus Mode.....................................6-9
DRAM Single-Beat Read Timing.....................................................................6-12
DRAM Burst-of-Four Read Timing..................................................................6-13
DRAM Burst-of-Eight Read Timing.................................................................6-14
DRAM Single-Beat Write Timing....................................................................6-15
DRAM Burst-of-Four Write Timing.................................................................6-16
DRAM Burst–of–Eight Write Timing ..............................................................6-17
DRAM Bank Staggered CBR Refresh Timing.................................................6-19
DRAM Self-Refresh Timing in Sleep and Suspend Modes..............................6-21
Suspend Mode—Real Time Clock Refresh......................................................6-22
128-Mbyte SDRAM System with Parity ..........................................................6-23
SDRAM Single-Beat Read Timing...................................................................6-28
SDRAM Burst-of-Four Read Timing ...............................................................6-29
SDRAM Single-Beat Write Timing..................................................................6-29
SDRAM Burst-of-Four Write Timing...............................................................6-30
SDRAM Mode-Set Command Timing .............................................................6-31
SDRAM Bank-Staggered CBR Refresh Timing...............................................6-32
SDRAM Self-Refresh Entry Timing.................................................................6-33
SDRAM Self-Refresh Exit Timing...................................................................6-34
16-Mbyte ROM System....................................................................................6-35
ROM Nonburst Read Timing............................................................................6-36
ROM Burst Read Timing..................................................................................6-37
One-Mbyte Flash ROM System........................................................................6-38
Flash ROM Single-Byte Read Timing..............................................................6-39
Flash ROM Half-Word Read Timing................................................................6-39
Flash ROM Burst Read Timing ........................................................................6-40
Flash Memory Write Timing.............................................................................6-41
Example PCI Read Operation...........................................................................7-10
Example PCI Write Operation ..........................................................................7-10
Standard PCI Configuration Header .................................................................7-14
Layout of CONFIG_ADDR Register................................................................7-16
Type 0 Configuration Translation.....................................................................7-18
MPC105 Internal Buffer Organization................................................................8-2
Buffers between the 60x Processor Bus and the System Memory Bus ..............8-2
Buffers between the 60x Processor Bus and the PCI Bus...................................8-3
Buffers between the PCI bus and System Memory.............................................8-6
Example Interrupt Signal Configuration—603-/604-Based System...................9-9
Example Interrupt Signal Configuration—601-Based System.........................9-10
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC106ARX66CE | PCI Bridge/Memory Controller |
| MPC106ARX66CG | PCI Bridge/Memory Controller |
| MPC106ARX66DE | PCI Bridge/Memory Controller |
| MPC106ARX66DG | PCI Bridge/Memory Controller |
| MPC106ARX66TE | PCI Bridge/Memory Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC1055L1R0C | 制造商:KEMET Corporation 功能描述: 制造商:KEMET Corporation 功能描述:INDUCTOR POWER 1UH 20% SMD - Tape and Reel 制造商:KEMET Corporation 功能描述:Fixed Inductors 1uH 20% SMD |
| MPC1055LR36C | 制造商:KEMET Corporation 功能描述: 制造商:KEMET Corporation 功能描述:INDUCTOR POWER 0.36UH 20% SMD - Tape and Reel 制造商:NEC TOKIN Corporation 功能描述:MPC Series 0.36uH 20% Unshielded SMD Power Inductor 制造商:KEMET Corporation 功能描述:Fixed Inductors 0.36uH 20% SMD |
| MPC106 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
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