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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 143/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-1
Chapter 5
Secondary Cache Interface
50
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When the MPC105 is operated with a single 60x processor, the MPC105 provides the
system designer the option of implementing a 64-bit, lookaside secondary, or level 2 (L2)
cache, which provides 60x processors faster access to instructions and data. The MPC105’s
L2 cache interface supports L2 cache operation in write-through or write-back mode, cache
sizes of 256 Kbytes, 512 Kbytes, and 1 Mbyte, and a cacheable direct-mapped address
space of 4 Gbytes. The MPC105 supports an L2 cache line size and coherence granularity
of 32 bytes. The MPC105 can perform fast nonpipelined bursts of 3-1-1-1 bus cycles and
pipelined bursts of 2-1-1-1 bus cycles. When used with the PowerPC 604 microprocessor
in fast L2 mode, the MPC105 can perform pipelined bursts of 1-1-1-1 bus cycles. Use of
either burst or asynchronous static RAM is supported by the MPC105.
This chapter describes the operation of the secondary cache interface.
5.1 L2 Cache Interface Operation
The following sections describe L2 cache operation in write-back and write-through mode.
5.1.1 Write-Back Cache Operation
The use of a write-back L2 cache offers several advantages over direct access to the
memory system. Since every L1 write operation does not go to main memory but to the L2
cache which can be accessed more quickly, write operation latency is reduced along with
contention for the memory system. Subsequent read accesses from the processor that hit in
the L2 cache are also expedited in comparison to the memory system. Write-back L2 cache
blocks implement a dirty bit in their tag RAM, which indicates whether the contents of the
L2 cache block have been modified from that in the memory system. L2 cache blocks that
have been modified (dirty bit set) will be written back to memory on L2 cache line
replacement, while unmodified L2 cache blocks will be invalidated and overwritten without
being cast out to memory.
Figure 5-1 shows the MPC105 configured with a typical write-back L2 cache.
相關(guān)PDF資料 |
PDF描述 |
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