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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 268/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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A-6
MPC105 PCIB/MC User's Manual
MOTOROLA
In this case, MCCR8[SREN] will be used to determine whether the refresh is a self refresh
(MCCR8[SREN] set to 1) or a low-frequency refresh (MCCR8[SREN] cleared to 0). Note
that if the memory system is configured for SDRAM, it will be treated as no refresh
required, and no low-frequency refresh is supported.
In suspend mode, all bidirectional and output signals (except the memory refresh-related
signals if RTC refresh is being used) will be at high impedance and all input signals
(including HRST), with the exception of the PLL configuration signals, will be ignored.
After the assertion of the SUSPEND signal, the system should not turn off the PLL and/or
the external clock source for at least 60 microseconds (two RTC clock periods). Before the
de-assertion of the SUSPEND signal, the system should allow sufficient time for the PLL
to stabilize.
A.2 MPC105 Power Management Support
The MPC105 provides hardware for the support of power management activities that is
accessible to software and external system-level power management controllers. The fully
static design allows internal logic states to be preserved during all power saving operations.
System software is expected to handle the majority of power management tasks through
access to the PMCR. The following sections provide a description of the power
management features and capabilities provided by the MPC105.
A.2.1 Power Management Configuration Register
The PMCR provides software access to the power management modes, enables, and
configurations for different processors. Refer to section 3.2.4, “Power Management
Configuration Register (PMCR),” for a detailed description of the PMCR.
A.2.2 Clock Configuration
In doze and nap modes, the PLL must be running and locked to SYSCLK in order to
provide clocks to the internal logic units that need to be awake, and to minimize the
transition time required in coming out of a power saving mode to the full-on mode. The
power mode transition occurs with the assumption that the PLL is locked with SYSCLK.
The electrical characteristics of the SYSCLK signal and the PLL configuration should
remain the same whether the MPC105 is in the full-on mode, or in doze or nap mode. In
sleep or suspend mode, the external PMC (if it exists) may disable the PLL and the
SYSCLK input for further power savings. However, it is the external PMC’s responsibility
to guarantee that there is sufficient relock time for the PLL of the MPC105 before MPC105
is awakened by any event. Doze and nap modes are intended to be used dynamically due to
their fast recovery time; sleep and suspend modes are intended for longer periods of power
savings with the PLL and SYSCLK off.
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