參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 186/311頁
文件大?。?/td> 1708K
代理商： MPC105
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6-8
MPC105 PCIB/MC User's Manual
MOTOROLA
By using a memory polling algorithm at power-on reset, system firmware configures the
MPC105 to correctly map the size of each bank in memory (the memory boundary
registers). The MPC105 uses its bank map to assert the appropriate RAS/CS signal for
memory accesses according to the provided bank depths.
System software must also configure the MPC105 at power-on reset to appropriately
multiplex the row and column address bits for each bank. This is done by writing the row
address configuration into a specific configuration register. Address multiplexing will then
occur according to the configuration settings, as shown in Figure 6-6 for 64-bit bus mode,
and in Figure 6-7 for 32-bit bus mode.
Figure 6-6. DRAM Address Multiplexing—64-Bit Data Bus Mode
Table 6-2. Memory Device Configurations Supported with 64-Bit Data Bus
Number of
Devices in a
Bank
Device
Configuration
Row Bits x
Column Bits
Bank Size
Maximum
Memory
(Using All 8
Banks)
64
16M x 1
12 x 12
128 Mbytes
1 Gbyte
16
4M x 4
12 x 10
32 Mbytes
256 Mbytes
64
4M x 1
11 x 11
32 Mbytes
256 Mbytes
16
4M x 4
11 x 11
32 Mbytes
256 Mbytes
8
2M x 8
11 x 10
16 Mbytes
128 Mbytes
16
1M x 4
10 x 10
8 Mbytes
64 Mbytes
64
1M x 1
10 x 10
8 Mbytes
64 Mbytes
4
1M x 16
10 x 10
8 Mbytes
64 Mbytes
8
512K x 8
10 x 9
4 Mbytes
32 Mbytes
4
256K x 16
9 x 9
2 Mbytes
16 Mbytes
16
256K x 4
9 x 9
2 Mbytes
16 Mbytes
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
A
9
A
10
A
11
A
12
A
13
A
14
A
15
A
16
A
17
A
18
A
19
A
20
A
21
A
22
A
23
A
24
A
25
A
26
A
27
A
28
A
29
A
30
A
Row Address Bits
Row x Col = 9x12,11,10,9
10x12,11,10,9
11x12,11,10,9
12x12,11,10,9
Column Address Bits
Physical Address:
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