- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄371133 > MPC105 (MOTOROLA INC) 32-Bit Microprocessor(32位微處理器) PDF資料下載
參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 257/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁當(dāng)前第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁
MOTOROLA
Chapter 9. Error Handling
9-5
ErrDR1[3] (60x/PCI Cycle) and ErrDR2[7] (invalid error address) together with the 60x/
PCI error address register, the 60x bus error status register, and the PCI bus error status
register are used to provide additional information about the detected error. Once an error
is detected, the associated information is latched inside these registers until all the error
flags are cleared. Subsequent errors cannot set the status flags until the previous error’s flags
are cleared.
9.3.1 60x Processor Interface
The 60x processor interface of the MPC105 detects Flash ROM write errors and
unsupported 60x bus cycle errors. In either case, both ErrDR1[3] and ErrDR2[7] are
cleared, indicating that the error is due to a 60x bus transaction and the address in the 60x/
PCI error address register is valid. The MPC105 asserts either TEA or TA (depending on
the value of PICR1[TEA_EN]) to terminate the data tenure.
9.3.1.1 Flash ROM Write Error
The MPC105 allows single-byte writes to the ROM space when it is configured for Flash
ROM and PICR1[FLASH_WR_EN] is set. Otherwise, any 60x processor write transaction
to the ROM space results in a Flash ROM write error. Write transactions of more than one
data byte must be broken into a series of single-byte writes by software. When a Flash ROM
write error occurs, ErrDR2[0] is set.
9.3.1.2 Unsupported 60x Bus Error
When an unsupported 60x bus cycle error occurs, ErrDR1[1–0] is set to reflect the error
type. Unsupported 60x bus transactions include XATS-initiated transactions and
transactions with unsupported transfer attributes. Unsupported transfer attributes include
writes to the PCI/ISA INTACK address (0xBFFF_FFF
n
) using address map A, and illegal
and reserved transfer types defined in Table 4-1.
9.3.2 Memory Interface
The memory interface of the MPC105 detects parity errors on the data bus during memory
(DRAM or SDRAM transaction) read cycles or during L2 cache (SRAM) read cycles. The
MPC105 also detects errors with system memory transaction addresses that fall outside of
the physical memory boundaries.
If the memory read transaction was initiated by a PCI master, ErrDR1[3] is set; if the
memory read transaction was initiated by the 60x processor, ErrDR1[3] is cleared.
ErrDR2[7] is cleared to indicate that the error address in the 60x/PCI error address register
is valid. However, for L2 data parity errors, the MPC105 cannot provide the error address
and the corresponding bus status. Thus, ErrDR2[7] is set to indicate that the error address
in the 60x/PCI error address register is not valid.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC106ARX66CE | PCI Bridge/Memory Controller |
| MPC106ARX66CG | PCI Bridge/Memory Controller |
| MPC106ARX66DE | PCI Bridge/Memory Controller |
| MPC106ARX66DG | PCI Bridge/Memory Controller |
| MPC106ARX66TE | PCI Bridge/Memory Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC1055L1R0C | 制造商:KEMET Corporation 功能描述: 制造商:KEMET Corporation 功能描述:INDUCTOR POWER 1UH 20% SMD - Tape and Reel 制造商:KEMET Corporation 功能描述:Fixed Inductors 1uH 20% SMD |
| MPC1055LR36C | 制造商:KEMET Corporation 功能描述: 制造商:KEMET Corporation 功能描述:INDUCTOR POWER 0.36UH 20% SMD - Tape and Reel 制造商:NEC TOKIN Corporation 功能描述:MPC Series 0.36uH 20% Unshielded SMD Power Inductor 制造商:KEMET Corporation 功能描述:Fixed Inductors 0.36uH 20% SMD |
| MPC106 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。