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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 231/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-11
7.4.3 Transaction Termination
Termination of a PCI transaction may be initiated by either the master or the target. The
master is ultimately responsible for bringing all transactions to conclusion, regardless of the
cause of the termination. All transactions are concluded when FRAME and IRDY are both
negated, indicating the bus is idle.
7.4.3.1 Master-Initiated Termination
Normally, a master initiates termination by negating FRAME and asserting IRDY. This
indicates to the target that the final data phase is in progress. The final data transfer occurs
when both TRDY and IRDY are asserted. The transaction is considered complete when data
is transferred in the last data phase. After the final data phase, both FRAME and IRDY are
negated (the bus becomes idle).
Normal master-initiated termination occurs for two reasons:
Completion Completion refers to termination when the master has concluded its
intended transaction. This is the most common reason for termination.
Timeout
Timeout refers to termination when the master loses its bus grant
(GNT is negated) and its internal latency timer has expired. The
intended transaction is not necessarily concluded. Note that the
MPC105 does not have a latency timer. Latency for the MPC105
acting as a master is determined by the target.
Master-abort is an abnormal case of master-initiated termination. If no device (including
the subtractive decoding agent) asserts DEVSEL to claim a transaction, then the master
terminates the transaction with a master-abort. For a master-abort termination, the master
negates FRAME and then negates IRDY on the next clock. If a transaction is terminated by
master-abort (except for a special-cycle), the received master-abort bit (bit 13) of the PCI
status register is set.
As a master, if the MPC105 does not detect the assertion of DEVSEL within four clocks
following the address phase (five clocks after asserting FRAME), it terminates the
transaction with a master-abort.
7.4.3.2 Target-Initiated Termination
By asserting the STOP signal, a target may request that the master terminate the current
transaction. Once asserted, the target holds STOP asserted until the master negates
FRAME. Data may or may not be transferred during the request for termination. If TRDY
and IRDY are asserted during the assertion of STOP, data is transferred. However, if TRDY
is negated when STOP is asserted, it indicates that the target will not transfer any more data,
and the master therefore does not wait for a final data transfer as it would in a completion
termination.
相關PDF資料 |
PDF描述 |
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