參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 4/311頁
文件大小： 1708K
代理商： MPC105
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vi
MPC105 PCIB/MC User’s Manual
MOTOROLA
CONTENTS
Paragraph
Number
Title
Page
Number
2.2.4.7
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2.2.4.7.2
2.2.4.8
2.2.4.9
2.2.4.9.1
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2.2.4.13
2.2.4.13.1
2.2.4.13.2
2.2.4.14
2.2.4.14.1
2.2.4.14.2
2.2.4.14.3
2.2.5
2.2.5.1
2.2.5.2
2.2.5.3
2.2.5.4
2.2.5.5
2.2.5.6
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2.2.5.8
2.2.6
2.2.6.1
2.2.6.2
2.2.6.3
2.2.6.4
2.2.6.5
2.2.7
2.2.7.1
2.2.7.2
2.2.7.3
2.2.7.4
2.2.7.5
2.3
Stop (STOP)...............................................................................................2-26
Stop (STOP)—Output ...........................................................................2-26
Stop (STOP)—Input..............................................................................2-26
Lock (LOCK)—Input................................................................................2-26
Device Select (DEVSEL)..........................................................................2-26
Device Select (DEVSEL)—Output.......................................................2-27
Device Select (DEVSEL)—Input..........................................................2-27
PCI Bus Request (REQ)—Output.............................................................2-27
PCI Bus Grant (GNT)—Input ...................................................................2-27
Parity Error (PERR)...................................................................................2-27
Parity Error (PERR)—Output ...............................................................2-28
Parity Error (PERR)—Input..................................................................2-28
System Error (SERR) ................................................................................2-28
System Error (SERR)—Output.............................................................2-28
System Error (SERR)—Input................................................................2-28
PCI Sideband Signals ................................................................................2-28
ISA Master (ISA_MASTER)—Input....................................................2-29
Flush Request (FLSHREQ)—Input.......................................................2-29
Flush Acknowledge (MEMACK)—Output ..........................................2-29
Interrupt, Clock, and Power Management Signals........................................2-29
Nonmaskable Interrupt (NMI)—Input ......................................................2-29
Hard Reset (HRST)—Input.......................................................................2-30
Machine Check (MCP)—Output...............................................................2-30
System Clock (SYSCLK)—Input..............................................................2-30
Test Clock (CK0/DWE3)—Output ...........................................................2-30
Quiesce Request (QREQ)—Input..............................................................2-31
Quiesce Acknowledge (QACK)—Output.................................................2-31
Suspend (SUSPEND)—Input....................................................................2-31
IEEE 1149.1 Interface Signals.......................................................................2-31
JTAG Test Data Output (TDO)—Output..................................................2-32
JTAG Test Data Input (TDI)—Input.........................................................2-32
JTAG Test Clock (TCK)—Input...............................................................2-32
JTAG Test Mode Select (TMS)—Input....................................................2-32
JTAG Test Reset (TRST)—Input..............................................................2-32
Configuration Signals....................................................................................2-33
Flash/Nonvolatile ROM (FNR/DWE0)—Input ........................................2-33
ROM Location (RCS0)—Input .................................................................2-33
60x Data Bus Width (DL0)—Input...........................................................2-33
Address Map (XATS)—Input ...................................................................2-33
Clock Mode (PLL0–PLL3)—Input...........................................................2-34
Clocking.............................................................................................................2-34
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