參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 250/311頁(yè)
文件大?。?/td> 1708K
代理商： MPC105
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8-8
MPC105 PCIB/MC User's Manual
MOTOROLA
When the PCI write is complete and the snooping is resolved, the data is flushed to memory
at the first available opportunity.
For a stream of single-beat writes, the data for the first transaction is latched in the first
buffer and the MPC105 initiates the snoop transaction on the 60x processor bus. For
subsequent single-beat writes, gathering is possible if the incoming write is to the same
cache line as the previously latched data. Gathering to the first buffer can continue until the
buffer is scheduled to be flushed, or until a write occurs to a different address. If there is
valid data in both buffers, further gathering is not supported until one of the buffers has been
flushed.
8.1.3.2.1 Speculative PCI Reads from System Memory
To minimize the latency for large block transfers, the MPC105 includes a selectable
speculative read feature. When this feature is enabled (PICR1[2] = 1), the MPC105 starts
the snoop of the next sequential cache line address when the current PCI read is accessing
the third double word (the second half) of the cache line in the PCMRB.
Once the speculative snoop response is known and PCI has completed the read, the data at
the speculative address is fetched from system memory and loaded into the buffer in
anticipation of the next PCI request. Note that the assertion of CAS is delayed until PCI is
finished reading the data currently latched in the buffer. If a different address is requested,
the speculative operation is halted and any data latched in the PCI read buffer is invalidated.
8.2 Internal Arbitration
The arbitration for the PCI bus is performed externally. All processor-PCI transactions are
performed strictly in-order. However, the MPC105 performs arbitration internally for the
shared processor/memory data bus. The arbitration for the processor/memory data bus
employs the following priority scheme:
1. 60x processor read from system memory
2. 60x processor-to-L2 cache transfer
3. L2 copy-back (or PCMRB data transfer) due to a read snoop hit
4. Priority PCMWB flush
5. Priority copy-back buffer flush
6. PCI read from system memory (with snoop complete)
7. 60x processor write to system memory
8. Snoop copy-back due to PCI write snoop
9. 60x processor read from or write to PCI access
10.Load copy-back buffer
11.PCI read from system memory (snoop not complete)
12.Normal copy-back buffer flush
13.Normal PCMWB flush
14.Speculative PCMRB read
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