參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類(lèi)： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 24/311頁(yè)
文件大小： 1708K
代理商： MPC105
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1-4
MPC105 PCIB/MC User's Manual
MOTOROLA
Power management
— Fully-static 3.3-V CMOS design
— Supports 60x nap, doze, and sleep power management modes, and suspend mode
IEEE 1149.1-compliant, JTAG boundary-scan interface
304-pin ball grid array (BGA) package
1.2 MPC105 Major Functional Units
The MPC105 consists of the following major functional units:
60x processor interface
Secondary (L2) cache/processor interface
PCI interface
Memory interface
This section describes each of these functional units.
1.2.1 60x Processor Interface
The MPC105 supports a programmable interface to a variety of PowerPC microprocessors
operating at various bus speeds. The 60x processor interface uses a subset of the 60x bus
protocol, which enables the interface between the processor and MPC105 to be optimized
for performance.
Depending on the system implementation, the processor may operate at the PCI bus clock
rate, or at two or three times the PCI bus clock rate. The bus is synchronous, with all timing
relative to the rising edge of the bus clock. Inputs are sampled at, and outputs are driven
from, this edge. The address bus is 32 bits wide and the data bus is 64 bits wide (or 32 bits
in 32-bit mode). The MPC105 supports single-beat and burst data transfers. The processor
interface has decoupled address and data buses to support pipelined transactions.
PCI bus accesses to the system memory space are passed to the 60x processor(s) and/or L2
cache for snooping purposes.
1.2.2 Secondary (L2) Cache/Processor Interface
The MPC105 allows for a variety of system configurations by providing support for either
a direct-mapped, lookaside L2 cache or a secondary 60x processor. The MPC105 uses
snoop operations to ensure data coherency between the caches (one or two L1 caches, or
one L1 and one L2) and main memory.
The L2 cache interface generates the arbitration and support signals necessary to maintain
a write-through or write-back L2 cache. The L2 cache interface supports either burst
SRAMs or asynchronous SRAMs, and L2 data parity on a per-byte basis. The MPC105
features on-chip byte decoding for L2 data write enables or can be configured to use
external logic for data write enable generation.
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