參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類(lèi)： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 218/311頁(yè)
文件大?。?/td> 1708K
代理商： MPC105
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6-40
MPC105 PCIB/MC User's Manual
MOTOROLA
Figure 6-32. Flash ROM Burst Read Timing
6.6.2 Writing to Flash ROM
The MPC105 accommodates only single-byte writes to Flash memory. Software must
partition larger data into single-byte write operations. If an attempt is made to write data
larger than one byte to Flash memory, the MPC105 will assert TEA (provided TEA is
enabled in PICR1).
PICR1[FLASH_WR_EN] must be set when performing write operations to Flash memory.
FLASH_WR_EN controls whether write operations to Flash memory are allowed. System
logic (external to the MPC105) is responsible for multiplexing high voltage to the Flash
memory as required for write operations.
The MPC105 provides programmable latency for write operations to Flash memory so that
systems of various clock frequencies may properly interface to the Flash ROM devices. The
programmable timing parameter MCCR1[ROMFAL] controls the read and write access
latency to Flash memory. The actual latency cycle count is two cycles more than the value
specified in ROMFAL. For example, when ROMFAL = 0b0000, the latency is two clock
cycles; when ROMFAL = 0b0001, the latency is three clock cycles; when ROMFAL =
0b0010, the latency is four clock cycles; and so on.
MCCR1[ROMNAL] controls the Flash memory write recovery time (that is, the number of
cycles between write pulse assertions). The actual recovery cycle count is three cycles more
than the value specified in ROMNAL. For example, when ROMNAL = 0b0000, the write
recovery time is three clock cycles; when ROMNAL = 0b0001, the write recovery time is
four clock cycles; when ROMNAL = 0b0010, the write recovery time is five clock cycles;
and so on.
ROMFAL and ROMNAL are set to their maximum value at reset in order to accommodate
initial boot code fetches. FLASH_WR_EN is cleared at reset to disable write operations to
Flash memory.
Data
RCS0
AR0–AR19
FOE/RCS1
60x bus clock
(2+ROMFAL)
x 8 cycles
3 cycles between
beats (constant)
Repeated 4 times for complete burst
5 cycles between
accesses (constant)
New fetch
begins
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