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參數資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數： | 146/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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5-4
MPC105 PCIB/MC User's Manual
MOTOROLA
5.1.4 L2 Cache Address Operations
As shown in Figure 5-1 and Figure 5-2, the low-order address bits of the 60x address bus
are connected to the address signals of the tag RAM as the tag entry index. The high-order
address bits are connected to the tag RAM data signals. The TALOE signal is normally
active to drive the high-order bit address for tag lookup and tag write. Depending on the
cache size and size of the cacheable address space, different bits from the 60x address bus
should be connected to the tag RAM and data RAM. Table 5-1 shows the address signals
used by three L2 cache sizes in a 4-Gbyte cacheable space. For smaller cacheable space,
the tag RAM data width can be reduced by setting the proper cast-out address mask
(CF_CBA_MASK) bits. For example, with a cache size of 512K, an 8-bit tag RAM (plus
the TV bit) can be used by masking off the 5 high-order address bits to provide a cacheable
space of 128 Mbytes. See Section 3.2.7, “Processor Interface Configuration Registers,” for
additional information about tag configuration.
The tag RAM and dirty RAM are updated at the same time when TWE is asserted. The
high-order address bits, the TV signal, and DIRTY_OUT signal are used to update the tag
RAM and dirty RAM with new line status.
During L2 cast-out cycles, the MPC105 three-states the high-order address bits and the TV
signal, deasserts the TALOE signal, and asserts the TOE signal to read the dirty address
from tag RAM. The MPC105
latches only the address bits from the tag data signals during
tag read cycles. The L2 cache line status is not used.
When both TWE and TOE are deasserted, the tag RAM is in tag lookup mode. During 60x
bus operations and MPC105
-
initiated snoop cycles, the
MPC105
uses HIT and DIRTY_IN
signal status to determine the current L2 line status and responds accordingly. Polarity of
the HIT and DIRTY_IN signal inputs is programmable. The TALE signal is used as the chip
select for the data RAM when using the early write timing mode. When other write timing
modes are selected, the TALE signal may be used, or the data RAM CS signal may be tied
asserted. The TV signal can be used with tag RAMs with separate I/O valid bits or one
bidirectional valid bit. For tag RAMs with separate I/O valid bits, the TV signal from the
MPC105
is connected
to the valid input of the tag RAM. The MPC105
does not sample the
TV signal as an input, so the valid output of the tag RAM can be left unconnected. The TV
signal is always asserted during the tag lookup, allowing the MPC105 to work with tag
RAMs that use the TV signal input for the lookup comparison. The TV signal is three-stated
when the MPC105 is in single processor mode without an L2 cache, or in two processor
mode.
Table 5-1. 60x to Tag and Data RAM Addressing for 4-Gbyte Cacheable Address Space
Cache Size
Tag Address
Tag Data
Data RAM Address
256 Kbyte
A14–A26 (13 bits)
A0–A13 (14 bits)
A14–A28 (15 bits)
512 Kbyte
A13–A26 (14 bits)
A0–A12 (13 bits)
A13–A28 (16 bits)
1 Mbyte
A0–A11 (12 bits)
A12–A28 (17 bits)
相關PDF資料 |
PDF描述 |
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