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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁(yè)數(shù)： | 6/311頁(yè) |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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viii
MPC105 PCIB/MC User’s Manual
MOTOROLA
CONTENTS
Paragraph
Number
Title
Page
Number
4.3.2.4
4.3.2.5
4.3.3
4.3.3.1
4.3.3.2
4.4
4.4.1
4.4.2
4.4.3
4.4.4
4.4.5
Effect of Alignment on Data Transfers (64-Bit Data Bus)........................4-13
Effect of Alignment in Data Transfers (32-Bit Data Bus).........................4-15
Address Transfer Termination.......................................................................4-17
MPC105 Snoop Response .........................................................................4-17
Address Tenure Timing Configuration......................................................4-18
Data Tenure Operations.....................................................................................4-19
Data Bus Arbitration......................................................................................4-19
Data Bus Transfers and Normal Termination................................................4-19
Data Tenure Timing Configurations..............................................................4-20
Data Bus Termination by TEA......................................................................4-20
60x Bus Slave Support...................................................................................4-21
Chapter 5
Secondary Cache Interface
5.1
5.1.1
5.1.2
5.1.3
5.1.4
5.1.5
5.2
5.2.1
5.2.2
5.3
5.3.1
5.3.2
5.3.2.1
5.3.2.2
5.3.2.3
5.3.2.4
5.4
5.4.1
5.4.1.1
5.4.1.2
5.4.1.3
5.4.1.4
5.4.1.5
5.4.1.6
5.4.1.7
L2 Cache Interface Operation..............................................................................5-1
Write-Back Cache Operation...........................................................................5-1
Write-Through Cache Operation.....................................................................5-2
L2 Cache Initialization.....................................................................................5-3
L2 Cache Address Operations .........................................................................5-4
Asynchronous SRAM Interface.......................................................................5-5
L2 Cache Response to Bus Operations................................................................5-6
Write-Back L2 Cache Response......................................................................5-6
Write-Through L2 Cache Response ..............................................................5-13
L2 Cache Configuration Registers.....................................................................5-16
L2 Cache Interface Mode Configuration.......................................................5-16
L2 Cache Interface Control Configuration....................................................5-17
CF_L2_HIT_DELAY[1–0].......................................................................5-17
CF_DOE....................................................................................................5-18
CF_WDATA..............................................................................................5-19
CF_WMODE.............................................................................................5-20
L2 Cache Interface Timing Examples ...............................................................5-23
Synchronous Burst SRAM L2 Cache Timing ...............................................5-24
L2 Cache Read Hit Timing........................................................................5-24
L2 Cache Write Hit Timing.......................................................................5-26
L2 Cache Line Update Timing..................................................................5-27
L2 Cache Line Cast-Out Timing ...............................................................5-28
L2 Cache Hit Timing Following PCI Read Snoop....................................5-29
L2 Cache Line Push Timing Following PCI Write Snoop........................5-30
L2 Cache Line Invalidate Timing Following PCI Write with Invalidate
Snoop.....................................................................................................5-31
Asynchronous SRAM L2 Cache Timing.......................................................5-31
Burst Read Timing.....................................................................................5-32
5.4.2
5.4.2.1
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