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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 43/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-15
Timing Comments
Assertion/Negation—TALOE is negated one clock cycle before
TOE/DBG1 goes active and asserted one clock cycle after TOE/
DBG1 goes inactive after a tag read cycle. Otherwise, TALOE is
normally asserted.
2.2.2.1.8 Tag Write Enable (TWE)—Output
The tag write enable (TWE) signal is an output on the MPC105. Following are the state
meaning and timing comments for the TWE signal.
State Meaning
Asserted—Indicates that the L2 tag address, valid, and dirty bits
should be updated.
Negated—Indicates that the L2 tag address, valid, and dirty bits do
not need updating.
Timing Comments
Assertion/Negation—The TWE signal is asserted for one clock cycle
during tag write operations.
2.2.2.1.9 Tag Valid (TV)—Output
The tag valid (TV) signal is an output on the MPC105. The polarity of the TV signal is
programmable by using the PICR2[CF_MOD_HIGH] parameter; see Section 3.2.7,
“Processor Interface Configuration Registers,” for more information. Following are the
state meaning and timing comments for the TV signal.
State Meaning
Asserted—Indicates that the current L2 cache line should be marked
valid.
Negated—Indicates the current L2 cache line is invalid.
Note that the polarity of TV is programmable.
Timing Comments
Assertion/Negation—The TV signal is valid when TWE is asserted
to update the tag status. TV is held valid for one clock after TWE is
negated. Otherwise, TV is normally driven active for tag lookup
operations.
High-impedance—The TV signal is released to a high-impedance
state when TALOE is negated.
2.2.2.1.10 Dirty In (DIRTY_IN/BR1)—Input
The dirty in (DIRTY_IN/BR1) signal is an input on the MPC105. The function of this
signal when in the multiprocessor configuration is described in Section 2.2.2.2.1, “Bus
Request 1 (DIRTY_IN/BR1)—Input.” When used as an L2 cache signal, the polarity of the
DIRTY_IN/BR1 signal is programmable by using the PICR2[CF_MOD_HIGH]
parameter; see Section 3.2.7, “Processor Interface Configuration Registers,” for more
information. Following are the state meaning and timing comments for the DIRTY_IN/
BR1 signal.
State Meaning
Asserted—Indicates that the selected L2 cache line is modified.
Negated—Indicates that the selected L2 cache line is unmodified.
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