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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 107/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 3. Device Programming
3-43
21
CF_CACHE_1G
0
L2 cache 0–1Gbyte only. This bit controls whether the L2 cache
caches addresses from 0 to 1 Gbyte or from 0 to 2 Gbyte and the
ROM address space.
0
The L2 may cache addresses from 0 to 2 Gbyte and ROM
addresses.
1
The L2 may only cache addresses from 0 to 1 Gbyte. No check
for hit or miss is performed for addresses from
1 to 2 Gbyte or for ROM addresses.
20
RCS0
x
ROM Location. Read only. This bit indicates the state of the ROM
location (RCS0) configuration signal at power-on reset.
0
ROM is located on PCI bus.
1
ROM is located on 60x processor/memory data bus.
19
XIO_MODE
0
Address map A contiguous/discontiguous mode. This bit controls
whether address map A uses the contiguous or discontiguous I/0
mode. Note that this bit is also accessible from the external
configuration register at 0x850. See Section 3.1.1, “Address Map A,”
for more information.
0
Contiguous mode
1
Discontiguous mode
18–17
PROC_TYPE
00
Processor type. These bits identify the type of processor used in the
system. The MPC105 uses PROC_TYPE to control ARTRY timing
(due to differences between the 601 and the 603/604), and the
power saving modes (for the 603 or 604).
00
601
01
Reserved
10
603
11
604
16
XATS
x
Address map. Read only. This bit indicates the state of the address
map (XATS) configuration signal at power-on reset. See
Section 3.1, “Address Maps,” for more information.
0
The MPC105 is configured for address map B.
1
The MPC105 is configured for address map A.
15
CF_MP_ID
0
Multiprocessor identifier. Read only. This bit indicates which
processor (in a multiprocessor system) is performing the current
transaction. CF_MP_ID provides a means for software to identify
the processors.
0
Processor 0 is reading PICR1[CF_MP_ID].
1
Processor 1 is reading PICR1[CF_MP_ID].
14
—
0
Reserved
13
CF_LBA_EN
0
Local bus slave access enable. This bit controls whether the
MPC105 allows a local bus slave in the 60x bus address range from
1 Gbyte to 2 Gbyte. See Section 4.4.5, “60x Bus Slave Support,” for
more information.
0
Local bus slave access disabled.
1
Local bus slave access enabled. When the local bus slave is
accessed, it is responsible for generating AACK and TA to
terminate the address and data tenure.
Table 3-28. Bit Settings for Processor Interface Configuration Register 1—0xA8 (Continued)
Bit
Name
Reset
Value
Description
相關(guān)PDF資料 |
PDF描述 |
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| MPC106ARX66CG | PCI Bridge/Memory Controller |
| MPC106ARX66DE | PCI Bridge/Memory Controller |
| MPC106ARX66DG | PCI Bridge/Memory Controller |
| MPC106ARX66TE | PCI Bridge/Memory Controller |
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參數(shù)描述 |
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| MPC106 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
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