參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 3/311頁
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Contents
v
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Number
Title
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Number
2.2.2.1.11
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2.2.2.2
2.2.2.2.1
2.2.2.2.2
2.2.2.2.3
2.2.3
2.2.3.1
Dirty Out (DIRTY_OUT/BG1)—Output..............................................2-16
Tag Output Enable (TOE/DBG1)—Output...........................................2-16
Secondary Processor Signals.....................................................................2-16
Bus Request 1 (DIRTY_IN/BR1)—Input.............................................2-17
Bus Grant 1 (DIRTY_OUT/BG1)—Output..........................................2-17
Data Bus Grant 1 (TOE/DBG1)—Output.............................................2-17
Memory Interface Signals..............................................................................2-18
Row Address Strobe/Command Select (RAS/CS0–
RAS/CS7)—Output...............................................................................2-18
Column Address Strobe/Data Qualifier (CAS/DQM0–
CAS/DQM7)—Output...........................................................................2-18
Write Enable (WE)—Output.....................................................................2-19
Memory Address/ROM Address (MA0–MA11/AR8–AR19)—Output...2-19
Memory Parity/ROM Address (PAR0–PAR7/AR0–AR7).......................2-20
Memory Parity/ROM Address (PAR0–PAR7/AR0–AR7)—Output....2-20
Memory Parity (PAR0–PAR7/AR0–AR7)—Input...............................2-20
Memory Clock Enable (CKE/DWE7)—Output........................................2-21
SDRAM Row Address Strobe (SDRAS)—Output ...................................2-21
SDRAM Column Address Strobe/External Latch Enable (SDCAS/ELE)—
Output....................................................................................................2-21
ROM Bank 0 Select (RCS0)—Output.......................................................2-22
Flash ROM Output Enable/ROM Bank 1 Select (FOE/RCS1)—Output..2-22
Buffer Control (BCTL0–BCTL1)—Output ..............................................2-22
Real Time Clock (RTC)—Input................................................................2-23
PCI Interface Signals.....................................................................................2-23
PCI Address/Data Bus (AD31–AD0)........................................................2-23
Address/Data (AD31–AD0)—Output...................................................2-23
Address/Data (AD31–AD0)—Input......................................................2-23
Command/Byte Enables (C/BE3–C/BE0).................................................2-23
Command/Byte Enables (C/BE3–C/BE0)—Output..............................2-24
Command/Byte Enables (C/BE3–C/BE0)—Input ................................2-24
Parity (PAR) ..............................................................................................2-24
Parity (PAR)—Output...........................................................................2-24
Parity (PAR)—Input..............................................................................2-24
Target Ready (TRDY)...............................................................................2-24
Target Ready (TRDY)—Output............................................................2-24
Target Ready (TRDY)—Input...............................................................2-25
Initializer Ready (IRDY)...........................................................................2-25
Initializer Ready (IRDY)—Output........................................................2-25
Initializer Ready (IRDY)—Input...........................................................2-25
Frame (FRAME)........................................................................................2-25
Frame (FRAME)—Output ....................................................................2-26
Frame (FRAME)—Input.......................................................................2-26
2.2.3.2
2.2.3.3
2.2.3.4
2.2.3.5
2.2.3.5.1
2.2.3.5.2
2.2.3.6
2.2.3.7
2.2.3.8
2.2.3.9
2.2.3.10
2.2.3.11
2.2.3.12
2.2.4
2.2.4.1
2.2.4.1.1
2.2.4.1.2
2.2.4.2
2.2.4.2.1
2.2.4.2.2
2.2.4.3
2.2.4.3.1
2.2.4.3.2
2.2.4.4
2.2.4.4.1
2.2.4.4.2
2.2.4.5
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