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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 25/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 1. Overview
1-5
The L2 cache interface handles the following types of bus cycles:
Normal 60x bus cycles
60x internal cache copy-back cycles
L2 copy-back cycles
Snoop cycles
When a secondary 60x processor is used instead of an L2 cache, three signals (DIRTY_IN/
BR1, DIRTY_OUT/BG1, and TOE/DBG1) change their functions to allow for arbitration
between two 60x processors. Excepting the bus request, bus grant, and data bus grant
signals, all other 60x interface signals are shared by both 60x processors.
1.2.3 PCI Interface
The PCI interface connects the processor and memory buses to the PCI bus, to which I/O
components are connected, without the need for “glue” logic. This interface acts as both a
master and slave device. The PCI interface supports a 32-bit multiplexed, address/data bus
that can operate from 20 MHz to 33 MHz. Buffers are provided for I/O operations between
the PCI bus and the 60x processor or memory. Processor read and write operations each
have a 32-byte buffer, and memory operations have one 32-byte read buffer and two 32-byte
write buffers.
The PCI interface supports address and data parity with error checking and reporting. The
interface also supports three physical address spaces—32-bit address memory, 32-bit
address I/O, and some of the PCI 256-byte configuration space. Mode selectable big-endian
to little-endian conversion is also supplied at the PCI interface.
The PCI interface is compliant with the
PCI Local Bus Specification, Revision 2.0
, and
follows the guidelines in the
PCI System Design Guide, Revision 1.0
for host bridge
architecture.
1.2.4 Memory Interface
The memory interface controls processor and PCI interactions to main memory. It is
capable of supporting a variety of DRAM or SDRAM, and ROM or Flash ROM
configurations as main memory. The maximum supported memory size is 1 Gbyte of
DRAM or SDRAM, with 16 Mbytes of ROM or 1 Mbyte of Flash ROM. The MPC105
configures its memory control to support the various memory sizes through software
initialization of on-chip configuration registers. Parity protection is provided for the DRAM
or SDRAM. If SDRAM is used, it must comply with the JEDEC specification for SDRAM.
The MPC105 can control either a 64- or 32-bit data path to main memory; SDRAM systems
support 64-bit data paths only. To reduce loading on the data bus, system designers may
implement buffers between the 60x bus and memory. The MPC105 features configurable
data buffer control logic to accommodate several buffer types. The MPC105 handles parity
checking and generation, with eight parity bits checked or generated for a 64-bit data path,
and four parity bits checked or generated for a 32-bit data path.
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