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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 259/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 9. Error Handling
9-7
9.3.3.1 Address Parity Error
If the MPC105 is acting as a PCI master, and the target detects and reports (by asserting
SERR) a PCI address parity error, then the MPC105 sets ErrDR1[7] and sets the detected
parity error bit (bit 15) in the PCI status register. This is independent of the settings in the
PCI command register.
If the MPC105 is acting as a PCI target and detects a PCI address parity error, the PCI
interface of the MPC105 sets the status bit in the PCI status register (bit 15). If bits 8 and 6
of the PCI command register are set, the MPC105 reports the address parity error by
asserting SERR to the master (two clocks after the address phase) and sets bit 14 of the PCI
status register. Also the MPC105 will target-abort and set bit 11 of the PCI status register.
Also, if PICR1[MCP_EN] is set, the MPC105 reports the error to the 60x processor by
asserting MCP.
Note that for the MPC105 to recognize the assertion of SERR by another PCI agent, bit 5
(RX_SERR_EN) of the alternate OS-visible parameter register 1 must be set.
9.3.3.2 Data Parity Error
If the MPC105 is acting as a PCI master and a data parity error occurs, the MPC105 sets
bit 15 of the PCI status register. This is independent of the settings in the PCI command
register.
If the PCI command register of the MPC105 is programmed to respond to parity errors (bit
6 of the PCI command register is set) and a data parity error is detected or signaled during
a PCI bus transaction, the MPC105 sets the appropriate bits in the PCI status register (bit
15 is set, and possibly bit 8 is set, as described in the following paragraphs).
If a data parity error is detected by the MPC105 acting as the master (for example, during
a 60x processor-read-from-PCI transaction), and if bit 6 of the PCI command register is set,
the MPC105 reports the error to the PCI target by asserting PERR and by setting bit 8 of
the status register and tries to complete the transaction, if possible. Also, if
PICR1[MCP_EN] is set, the MPC105 asserts MCP to report the error to the 60x processor.
These actions also occur if the MPC105 is the master and detects the assertion of PERR by
the target (for a write).
If the MPC105 is acting as a PCI target when the data parity error occurs (on a write), the
MPC105 asserts PERR, sets ErrDR1[6] (PCI target PERR), and signals a target-abort (if it
hasn’t already completed the transfer). If the data had been transferred, the MPC105
completes the operation but discards the data. Also, if PICR1[MCP_EN] is set, the
MPC105 asserts MCP to report the error to the 60x processor.
In the case that PERR is asserted by the master during a memory read, the MPC105 target-
aborts causing the master to discontinue. In this case, the address of the transfer will be
logged in the error address register and MCP is optionally asserted. If an address is out of
range, the MPC105 sends a target-abort command.
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