參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 115/311頁
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Chapter 3. Device Programming
3-51
See Figure 3-33 and Table 3-31 for alternate OS-visible parameter register 2 bit settings.
Figure 3-33. Alternate OS-Visible Parameter Register 2
3.2.9 External Configuration Registers
Certain configuration bits can be accessed by reading or writing addresses 0x8000_0092,
0x8000_081C, or 0x8000_0850 in address map A. These are compatible with the example
system described by the
PowerPC Reference Platform Specification
. These external
configuration registers should only be accessed as a 1-byte quantity, even though the other
bytes in the double word are reserved.
1
TEA_EN
0
Transfer error enable. This bit controls whether the MPC105 will
assert TEA upon detecting an error. Note that this bit is the same
as bit 10 of PICR1.
0
Transfer error disabled
1
Transfer error enabled
0
MCP_EN
0
Machine check enable. This bit controls whether the MPC105 will
assert MCP upon detecting an error. Note that this bit is the same
as bit 11 of PICR1.
0
Machine check disabled
1
Machine check enabled
Table 3-31. Bit Settings for Alternate OS-Visible Parameters Register 2—0xBB
Bit
Name
Reset
Value
Description
7–1
—
00
Reserved
0
FLASH_WR_EN
0
Flash write enable. This bit controls whether the MPC105 allows
write operations to Flash ROM. Note that this bit is the same as bit
12 of PICR1.
0
Flash write disabled
1
Flash write enabled
Table 3-30. Bit Settings for Alternate OS-Visible Parameters Register 1—0xBA (Continued)
Bit
Name
Reset
Value
Description
7
6
5
4
3
2
1
0
Reserved
0 0 0 0 0 0 0
FLASH_WR_EN
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