參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 109/311頁
文件大小： 1708K
代理商： MPC105
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MOTOROLA
Chapter 3. Device Programming
3-45
See Figure 3-31 and Table 3-29 for processor interface configuration register 2 bit settings.
4
CF_LOOP_SNOOP
1
This bit causes the MPC105 to repeat a snoop operation (due to a
PCI-to-memory transaction) until it is not retried (ARTRY input
asserted) by the processor(s) or the L2 cache. Generally, this bit
indicates whether the system implements snoop looping using the
high-priority snoop request (HP_SNP_REQ) signal on the 601. See
PowerPC 601 RISC Microprocessor User’s Manualfor more
information.
0
Snoop looping disabled
1
Snoop looping enabled
3
CF_APARK
0
This bit indicates whether the 60x address bus is parked. See
Section 4.3.1, “Address Arbitration,” for more information.
0
Indicates that no processor is parked on the 60x address bus
1
Indicates that a processor is parked on the 60x address bus
2
Speculative PCI
Reads
0
This bit controls speculative PCI reads from memory. See
Chapter 8, “Internal Control,” for more information.
0
Indicates that speculative reads are disabled.
1
Indicates that speculative reads are enabled
1–0
CF_L2_MP
00
L2/multiprocessor configuration. These bits indicate the
uni/multiprocessor and L2 configuration.
00
Uniprocessor (no L2 cache) configuration
01
Write-through L2 cache configuration
10
Write-back L2 cache configuration
11
Multiprocessor (two 60x processors on the 60x bus)
configuration
Table 3-28. Bit Settings for Processor Interface Configuration Register 1—0xA8 (Continued)
Bit
Name
Reset
Value
Description
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PDF描述
MPC106ARX66CE PCI Bridge/Memory Controller
MPC106ARX66CG PCI Bridge/Memory Controller
MPC106ARX66DE PCI Bridge/Memory Controller
MPC106ARX66DG PCI Bridge/Memory Controller
MPC106ARX66TE PCI Bridge/Memory Controller
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參數(shù)描述
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