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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 229/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-9
7.4 PCI Bus Transactions
This section provides descriptions of the PCI bus transactions. All bus transactions follow
the protocol as described in Section 7.3, “PCI Bus Protocol.” Read and write transactions
are similar for the memory and I/O spaces, so they are treated as a generic “read
transaction” or a generic “write transaction.”
The timing diagrams show the relationship of significant signals involved in bus
transactions.When a signal is drawn as a solid line, it is actively being driven by the current
master or target. When a signal is drawn as a dashed line, no agent is actively driving it. Tri-
stated signals are indicated to have indeterminate values when the dashed line is between
the two rails.
The terms “edge” and “clock edge” always refer to the rising edge of the clock. The terms
“asserted” and “negated” always refer to the globally visible state of the signal on the clock
edge, and not to signal transitions. “
” represents a turnaround-cycle in the timing
diagrams.
7.4.1 Read Transactions
Figure 7-1 illustrates an example read transaction. The transaction starts with the address
phase, occurring when a master asserts FRAME. During the address phase, AD31–AD0
contain a valid address and C/BE3–C/BE0 contain a valid bus command.
The first data phase of a read transaction requires a turnaround-cycle. This allows the
transition from the master driving AD31–AD0 as address signals to the target driving
AD31–AD0 as data signals. The turnaround-cycle is enforced by the target using the TRDY
signal. The earliest the target can provide valid data is one cycle after the turnaround-cycle.
The target must drive the address/data signals when DEVSEL is asserted.
During the data phase, the command/byte enables indicate which byte lanes are involved in
the current data phase. A data phase may consist of a data transfer and wait cycles. The C/
BE3–C/BE0 signals remain actively driven for both reads and writes from the first clock of
the data phase through the end of the transaction.
A data phase completes when data is transferred, which occurs when both IRDY and TRDY
are asserted on the same clock edge. When either IRDY or TRDY is negated, a wait cycle
is inserted and no data is transferred. The master indicates the last data phase by negating
FRAME when IRDY is asserted. The transaction is considered complete when data is
transferred in the last data phase.
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