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參數資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數： | 237/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-17
in the range from 0xF0C0_0000 to 0xF0DF_FFFF for the CONFIG_DATA register, the
address 0xF0C0_0CFC–0xF0C0_0CFF may be the most intuitive location.
Note that the CONFIG_DATA register may contain 1, 2, 3, or 4 bytes depending on the
register number.
When the MPC105 detects an access to the CONFIG_DATA register, it checks the enable
flag and the device number in the CONFIG_ADDR register. If the enable bit is set, and the
device number is not 0b1_1111, the MPC105 performs a configuration cycle translation
and runs a configuration-read or configuration-write transaction on the PCI bus. The device
number 0b1_1111 is used for performing interrupt-acknowledge and special-cycle
transactions. See Section 7.4.6, “Other Bus Transactions,” for more information. If the bus
number corresponds to the local PCI bus (bus number = 0x00), the MPC105 performs a
type 0 configuration cycle translation. If the bus number indicates a non-local PCI bus, the
MPC105 performs a type 1 configuration cycle translation.
For type 0 configuration cycle translations, the MPC105 translates the device number field
of the CONFIG_ADDR register into a unique IDSEL signal for up to 21 different devices.
Each device connects its IDSEL input to one of the AD31–AD11 signals. If the device
number field contains 0b0_1011, the MPC105 drives AD11 high and AD31–AD12 low
during the address phase of the configuration cycle; if the device number field contains
0b0_1100, the MPC105 drives AD11 low, AD12 high, and AD31–AD13 low during the
address phase of the configuration cycle; continuing on until for a device number of
0b1_1110, the MPC105 drives AD31 low, AD30 high, and AD29–AD11 low during the
address phase. The one exception to this translation is for a device number of 0b0_1010;
the MPC105 drives AD31 high and AD30–AD11 low during the address phase.
For type 0 translations, the function number and register number fields are copied without
modification onto the AD10–AD2 signals during the address phase. The AD1–AD0 signals
are driven to 0b00 during the address phase for type 0 configuration cycles. Figure 7-5
shows the type 0 translation from the CONFIG_ADDR register to the AD31–AD0 signals
on the PCI bus during the address phase of the configuration cycle.
相關PDF資料 |
PDF描述 |
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