參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類(lèi)： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 31/311頁(yè)
文件大小： 1708K
代理商： MPC105
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MOTOROLA
Chapter 2. Signal Descriptions
2-3
2.2 Signal Descriptions
This section describes individual MPC105 signals, grouped according to Figure 2-1. The
following sections are intended to provide a quick summary of signal functions.
2.2.1 60x Processor Interface Signals
This section provides descriptions of the 60x processor interface signals on the MPC105.
Note that with the exception of BR0, BG0, and DBG0, all of the 60x processor interface
signals are connected to both processors in a multiprocessor system. See Section 4.1.2,
“Multiprocessor System Configuration,” for more information.
2.2.1.1 Bus Request 0 (BR0)—Input
The bus request 0 (BR0) signal is an input on the MPC105. Following are the state meaning
and timing comments for the BR0 signal.
State Meaning
Asserted—Indicates that the primary 60x requires mastership of the
60x bus for a transaction.
Negated—Indicates that the primary 60x does not require mastership
of the 60x bus.
Timing Comments
Assertion—May occur when bus grant 0 (BG0) is negated and a bus
transaction is needed by the 60x. This may occur even if the two
possible pipeline accesses have already occurred.
Negation—Occurs for at least one bus cycle after an accepted,
qualified bus grant, even if another transaction is pending on the 60x.
It is also negated for at least one bus cycle when the assertion of
ARTRY is detected on the 60x bus (except for assertions due to 60x
snoop copybacks).
2.2.1.2 Bus Grant 0 (BG0)—Output
The bus grant 0 (BG0) signal is an output on the MPC105. Following are the state meaning
and timing comments for the BG0 signal.
State Meaning
Asserted—Indicates that the primary 60x may, with the proper
qualification, begin a bus transaction and assume mastership of the
address bus.
Negated—Indicates that the 60x is not granted mastership of the next
address bus tenure.
Timing Comments
Assertion—Occurs when BR0 is the highest priority request that is
asserted. Also occurs if the 60x is parked and no other request is
pending.
Negation—Occurs when other higher priority transactions are
pending.
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