參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 106/311頁
文件大小： 1708K
代理商： MPC105
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3-42
MPC105 PCIB/MC User's Manual
MOTOROLA
Figure 3-30. Processor Interface Configuration Register 1
Table 3-28. Bit Settings for Processor Interface Configuration Register 1—0xA8
Bit
Name
Reset
Value
Description
31–24
CF_CBA_MASK
All 1s
L2 copy-back address mask. The MPC105 uses CF_CBA_MASK to
mask off address bits that are not driven by the tag RAM during tag
RAM read cycles. If a bit in CF_CBA_MASK is cleared, the
corresponding address bit read from the tag RAM will be treated as
0b0 by the MPC105 (it is masked internally), regardless of its actual
state. If a bit in CF_CBA_MASK is set, the corresponding address
bit read from the tag RAM will be the actual state of the address bit.
23–22
CF_BREAD_WS
00
Burst read wait states. These bits control the number of wait states
from TS to the first TA for burst reads.
00
0 wait states (601, 604)
01
1 wait state (PowerPC 603 processor in DRTRY mode)
10
2 wait states (603 in no-DRTRY mode)
11
3 wait states (not recommended)
31
24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Reserved
CF_CBA_MASK
XIO_MODE
RCS0
CF BREAD WS
CF_CACHE_1G
PROC_TYPE
XATS
CF_MP_ID
0
MCP_EN
TEA_EN
CF_LBA_EN
FLASH_WR_EN
LE_MODE
ST_GATH_EN
0
NO_PORT_REGS
CF_DPARK
CF_LOOP_SNOOP
CF_APARK
Speculative PCI Reads
CF_L2_MP
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