參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 307/311頁
文件大小： 1708K
代理商： MPC105
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MOTOROLA
Index
Index-5
INDEX
error reporting signals, 9-3
exclusive access, 7-3
FLSHREQ signal, 2-29, 7-21
implementation of the PCI bus, 7-1
ISA_MASTER signal, 2-29, 7-21
linear burst ordering, 7-7
LOCK signal, 1-3, 2-26, 7-3
MEMACK signal, 2-29, 7-21
MPC105 as PCI bus master, 7-2
MPC105 as PCI target, 7-2
overview, 7-1
PCI bus error status register, 3-26, 9-7
PCI registers, 3-15, 7-14
PCI-to-ISA bridge, 7-21, 9-4
PCI registers
command register, 3-15, 3-16, 7-14
configuration header summary, 3-15, 7-14
status register, 3-15, 3-17, 7-14
PCI sideband signals, 2-28, 7-21
PCI special-cycle operations
power management, 7-19, A-7
PERR (PCI parity error) signal, 2-27, 7-21, 9-4
PICR1 register
bit settings, 3-41
CF_BREAD_WS bit, 4-20
CF_LBA_EN bit, 4-21
LE_MODE (endian mode) bit, 3-44
MCP_EN bit, 4-20, 9-3
TEA_EN bit, 2-11, 4-20, 9-3, 9-5
XATS bit, 3-1
XIO_MODE bit, 3-1
PICR2 register
bit settings, 3-46
CF_APARK bit, 4-7
CF_BYTE_DECODE, 5-5
CF_DOE, 5-18
CF_FAST_CASTOUT, 5-17
CF_HOLD, 5-17
CF_L2_HIT_DELAY(1–0), 5-17
Pipelining
address pipelining, 4-6, 4-9
PLL (phase-locked loop), 1-7, 2-34
PLL configuration, encodings, 2-35
PLL0–PLL3 (clock mode) signals, 2-34
PMCR register
bit settings, 3-19
LP_REF_EN bit, A-7
power management support, A-6
refresh during power saving modes, 6-20, 6-33
Power management
clock configuration, A-6
doze mode, 1-7, A-3
DRAM refresh, 6-20
full-on mode, 1-7, A-3
memory interface, support, 6-2, 6-20, 6-33
memory refresh operations, A-7
modifying device drivers, A-8
nap mode, 1-7, 7-19, A-3
overview, 1-7
PCI address bus decoding, A-7
PCI special-cycle operations, 7-19, A-7
PM bit, 3-20
PMCR register, 3-18, 6-20, 6-33, A-1, A-6
PMCR, LP_REF_EN bit, A-7
PMCR, PM bit, A-1
power mode transition, A-1
power modes, A-1
processor bus request monitoring, A-7
QREQ signal, A-1
SDRAM power saving modes, 6-33
sleep mode, 1-7, 7-19, A-4
suspend mode, 1-8, A-5
systems using 601, 3-20, A-2
systems using 603, A-2
systems using 604, 3-20, A-2
Power mode transition
PICR1, PROC_TYPE bit, A-1
Power-on initialization
power-on reset (POR), 9-2
setting up MICR parameters, 6-9
Precharge-all-banks command, SDRAM, 6-26
Processor bus request monitoring
power management, A-7
Processor interface
60x bus accesses, 4-5
60x bus error status register, 3-26
60x bus slave support, 4-21
byte ordering, B-1
description, 1-4
error detection, 9-5
features, 1-2
implementation of the processor bus, 4-1
multiprocessor configuration, 4-4
PCI bus operations, 4-11
processor
interface
(PICRs), 3-41
secondary processor signals, 2-16
signals, 2-3
single-processor configuration, 4-1
configuration
registers
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